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參數資料
| 型號： | μPD70F3025A |
| 廠商： | NEC Corp. |
| 英文描述： | 16/32 Bit Single Chip Microcontrollers(16/32 位單片微控制器) |
| 中文描述： | 16/32位單片機微控制器（16/32位單片微控制器） |
| 文件頁數： | 130/335頁 |
| 文件大?。?/td> | 1194K |
| 代理商： | ΜPD70F3025A |
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CHAPTER 6 CLOCK GENERATOR FUNCTION
6.5 Power Save Control
6.5.1 General
The V853 is provided with the following power save or standby modes to reduce power consumption when CPU
(1) HALT mode
In this mode, the clock generator (oscillator and PLL synthesizer) continues operation but the operating clock
of the CPU stops. The internal peripherals continue to function in reference to the internal system clock.
Through intermittent operations between normal operation and HALT modes, total power consumption of the
system can be reduced.
The HALT mode is entered by a dedicated instruction (HALT instruction).
(2) IDLE mode
In this mode, both the CPU clock and the internal system clock are stopped to further reduce power con-
sumption. However, since the clock generator continues to run, normal operation can resume without having
to wait for the oscillator and PLL circuits to stabilize.
The IDLE mode is entered by programming PSC of the specific register.
The IDLE mode is categorized between the STOP and HALT modes in terms of clock stabilization time and
power consumption, and is used in applications where the clock oscillation time should be eliminated but low
power consumption is needed.
(3) Software STOP mode
In this mode, the CPU clock, the internal system clock, and the clock generator are stopped, reducing power
consumption to only leakage current. In this state, power consumption is minimized.
The STOP mode is entered by programming PSC of the specific register.
(a) In PLL mode
As soon as the oscillator circuit stops, the clock output of the PLL synthesizer is stopped. After the software
STOP mode has been released, it is necessary to allow for stabilization time of the oscillator and system
clock. Moreover, the lock up or stabilization time of the PLL may also be necessary, depending on the
application. However, when the processor operates on an external clock, oscillation stabilization time
of the oscillator is not necessary.
(b) In direct mode
When stopping the clock, set the X1 pin to low level.
Lock-up time is not necessary.
(4) Clock output inhibit
Output of the system clock from the CLKOUT pin is inhibited.
The operations of the clock generator in the normal, HALT, IDLE, and software STOP modes are shown in Table
6-1.
By combining and selecting the mode best suited for a specific application, the power consumption of the system
can be effectively reduced.
相關PDF資料 |
PDF描述 |
|---|---|
| μPD70P083 | 8 Bit Single Chip Microcontrollers(8位單片微控制器) |
| μPD70P3000 | 16/32 Bit Single Chip Microcontrollers(16/32位單片微控制器) |
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相關代理商/技術參數 |
參數描述 |
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| PD70F3560 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| PD70F3561 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| PD70F3564 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| PD70F40 | 制造商:SANREX 制造商全稱:SanRex Corporation 功能描述:THRISTOR MODULE |
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