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參數(shù)資料
| 型號： | μPD78P064Y |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機微控制器 |
| 文件頁數(shù)： | 354/523頁 |
| 文件大?。?/td> | 2983K |
| 代理商： | ΜPD78P064Y |
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320
CHAPTER 16 SERIAL INTERFACE CHANNEL 0 (
m
PD78064Y Subseries)
(b) Serial bus interface control register (SBIC)
SBIC is set by a 1-bit or 8-bit memory manipulation instruction.
RESET input sets SBIC to 00H.
The SBIC format is shown below, where the bits used in the I
2
C bus mode are shaded.
R/W
RELT
Use for stop condition output. When RELT = 1, SO latch is set to 1. After SO latch setting, automatically
cleared to 0. Also cleared to 0 when CSIE0 = 0.
R/W
CMDT
Use for start condition output. When CMDT = 1, SO latch is cleared to 0. After clearing SO latch, automatically
cleared to 0. Also cleared to 0 when CSIE0 = 0.
R
RELD
0
Stop Condition Detection
Clear Conditions
When transfer start instruction is executed
If SIO0 and SVA values do not match in address reception
When CSIE0 = 0
When RESET input is applied
Setting Condition
When stop condition is detected
1
R
CMDD
0
Start Condition Detection
Clear Conditions
When transfer start instruction is executed
When stop condition is detected
When CSIE0 = 0
When RESET input is applied
Setting Condition
When start condition is detected
1
R/W
ACKT
SDA0 (SDA1) is set to low after the Set instruction execution (ACKT = 1) before the next SCL falling edge. Used
for generating an ACK signal by software if the 8-clock wait mode is selected. Cleared to 0 if CSIE0 = 0 when a
transfer by the serial interface is started.
R/W
ACKE
0
Acknowledge Signal Automatic Output Control
Note 2
Disabled (with ACKT enabled). Used when receiving data in the 8-clock wait mode or when transmitting
data
Note 3
.
Enabled.
After completion of transfer, acknowledge signal is output in synchronization with the 9th falling edge of SCL
clock (automatically output when ACKE = 1). However, not automatically cleared to 0 after acknowledge signal
output. Used for reception when the 9-clock wait mode is selected.
1
R
ACKD
0
Acknowledge Detection
Clear Conditions
When transfer start instruction is executed
When CSIE0 = 0
When RESET input is applied
Set Conditions
When acknowledge signal is detected at the rising edge of SCL clock after completion of transfer
1
R/W
Note 4
BSYE
0
1
Control of N-ch Open-Drain Output for Transmission in I
2
C Bus Mode
Note 5
Output enabled (transmission)
Output disabled (reception)
Notes 1.
Bits 2, 3, and 6 (RELD, CMDD, ACKD) are read-only bits.
2.
This setting must be performed prior to transfer start.
3.
In the 8-clock wait mode, use ACKT for output of the acknowledge signal after normal data reception.
4.
The busy mode can be released by the start of a serial interface transfer or reception of an address signal.
However, the BSYE flag is not cleared.
5.
When using the wake-up function, be sure to set BSYE to 1.
6
5
4
3
2
1
0
7
Symbol
SBIC
BSYE ACKD ACKE
Address After Reset R/W
ACKT CMDD RELD CMDT RELT
FF61H 00H R/W
Note 1
相關(guān)PDF資料 |
PDF描述 |
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