參數(shù)資料
型號(hào)： 79RC32V332-133DH
英文描述： 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-SOIC 150mil, TUBE
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 199/654頁
文件大小： 6963K
代理商： 79RC32V332-133DH
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IDT Device Controller
Device Write Transaction
79RC32438 User Reference Manual
6 - 15
November 4, 2002
Notes
WAITACKN is negated. The RC32438 clocks in the data on the data bus (MDATA[15:0]) and modi-
fies the address on the address bus (MADDR[25:0]) in the clock cycle after it samples WAITACKN
negated.
5. After RWS clock cycles, if WAITACKN is not asserted during the transaction, the RC32438 clocks in
the data from the data bus (MDATA[15:0]) and if this is not the last read operation in the transaction,
it modifies the address on the address bus (MADDR[25:0]).
If WAITACKN is asserted during any point during the read operation, the RWS field is ignored from
that point until WAITACKN is negated. If this is not the last read operation in the transaction, then in
the clock cycle after the RC32438 samples WAITACKN negated it clocks in the data on the data bus
(MDATA[15:0]) and modifies the address on the address bus (MADDR[25:0]).
6. If there are more read operations in the burst device read transaction, go to step five.
7.
CSH
clock cycles after step five, the RC32438 negates chip select.
8.
PRD
clock cycles after step five, the RC32438 may modify the address on the address bus
(MADDR[25:0]) and may begin a new transaction (the postread delay provides time for slow devices
to get off the bus before issuing another transaction).
Figure 6.13 illustrates the effect of asserting the WAITACKN signal when it is configured as a wait signal
in a burst device read transaction. The transaction in this example had
RWS
programmed as three clock
cycles and consists of two read operations. The first read operation completed in three clock cycles, as
programmed. The assertion of WAITACKN during the second read operations extends the operations to
four clock cycles.
Figure 6.13 Burst Device Read Transaction
1
Device Write Transaction
This section describes the device write transaction. The transaction involves six programmable timing
parameters:
Chip Select Delay (
CSD
). CSD may be programmed to be any value between 0 and 15 clock
cycles.
Byte Write Enable Delay (
BWD
). BWD may be programmed to be any value between 0 and 15
clock cycles.
Write Wait States (
WWS
). WWS may be programmed to be any value between 1 and 63 clock
cycles.
Postwrite Delay (
PWD
). PWD may be programmed to be any value between 0 and 15 clock cycles.
Chip Select Hold Delay (
CSH
). CSH may be programmed to be any value between 0 and 3 clock
cycles.
Write Data Hold Delay (
WDH
). WDH may be programmed to be any value between 0 and 7 clock
cycles.
1.
The programmable parameters shown in this figure are for illustrative purposes only and may be varied.
EXTCLK
MADDR[25:0]
RWN
CSNx
BWEN[1:0]
OEN
MDATA[15:0]
BOEN
Transaction
CSD
PRD
CSH
Address Valid
Transaction
OED
Data 1
Data 2
Address Valid
WAITACKN
RWS
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PDF描述
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79RC32V333-100DH Microprocessor
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79RC32V333-133DH 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +85C, 8-SOIC 150mil, T/R
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79RC32V332-133DPI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP
79RC32V333-100DH 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 100MHz 3.3V 208-Pin PQFP
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