參數(shù)資料
型號： 79RC32V332-133DH
英文描述： 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-SOIC 150mil, TUBE
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 201/654頁
文件大小： 6963K
代理商： 79RC32V332-133DH
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IDT Device Controller
Burst Device Write Transaction
79RC32438 User Reference Manual
6 - 17
November 4, 2002
Notes
Burst Device Write Transaction
The burst device write transaction is enabled by setting the burst write enable bit (BWE) in the device
control register. When this bit is set, consecutive write transactions to the same device, such as occur
during DMA operations, may be performed in a back-to-back manner. Burst device write transactions do not
support WAITACKN configured as a transfer acknowledge input. When configured as a wait signal, WAIT-
ACKN must be asserted at least two clock cycles prior to the end of
WWS.
WAITACKN assertions after this
point are ignored. Thus, to use WAITACKN in this mode,
WWS
must have a value greater than or equal to
three.
During burst device write transactions CSNx, appropriate BWEN[1:0], and BOEN signals remain
asserted between write operations. The postwrite delay is inserted only after the last write operation in the
transaction. All programmable parameters are exactly the same as in a device write transaction described
in section “Device Write Transaction” on page 6-15. A burst device write transaction may consist of two or
more write operations. The RC32438 provides no indication as to the number of write operations in the
transaction.
Figure 6.15 Generic Burst Device Write Transaction
1
The burst device write transaction consists of the following steps.
1. The RC32438 drives the address bus (MADDR[25:0]), drives RWN low and BDIRN high, asserts
BOEN
2
, and drives the data to be written on the data bus (MDATA[15:0]) on the rising edge of
EXTCLK. This indicates the start of a transaction.
2. CSD clock cycles after step one, the RC32438 asserts the appropriate chip select (CSNx).
3. BWD clock cycles after step one, the RC32438 asserts the appropriate byte write enables
(BWEN[1:0]).
4. If WAITACKN is not asserted during the transaction, the WWS clock cycles after step one the
RC32438 drives the next data to be written on the data bus (MDATA[15:0]) and modifies the address
on the address bus (MADDR[25:0]).
If WAITACKN is asserted during the transaction, the WWS field is ignored from that point until WAIT-
ACKN is negated. The RC32438 drives the next data to be written on the data bus (MDATA[15:0])
and modifies the address on the address bus (MADDR[25:0]) in the clock cycle after it samples
WAITACKN negated.
5. After WWS clock cycles, if WAITACKN is not asserted during the transaction, the RC32438 clocks
in the data from the data bus (MDATA[15:0]) and, if this is not the last write operation in the trans-
action, modifies the address on the address bus (MADDR[25:0]).
If WAITACKN is asserted during any point during the read operation, the WWS field is ignored from
1.
The programmable parameters shown in this figure are for illustrative purposes only and may be varied.
2.
BOEN is only asserted if the buffer enable (BE) bit is set in the device control register (DEVxC).
EXTCLK
MADDR[25:0]
RWN
CSNx
BWEN[1:0]
OEN
MDATA[15:0]
BOEN
Transaction
CSD
WWS
PWD
CSH
Address Valid
Data 1
Transaction
BWD
WWS
WWS
WWS
Address Valid
Address Valid
Address Valid
Data 2
Data 3
Data 4
WDH
WAITACKN
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