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參數(shù)資料
| 型號： | 79RC32V332-133DH |
| 英文描述： | 8-pin, 1.5KB Flash Program, 64B Flash Data, 8MHz Internal Oscillator, -40C to +125C, 8-SOIC 150mil, TUBE |
| 中文描述： | 微處理器| 32位| QFP封裝| 208PIN |塑料 |
| 文件頁數(shù)： | 341/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V332-133DH |
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IDT Ethernet Interfaces
DMA Interface
79RC32438 User Reference Manual
11 - 13
November 4, 2002
Notes
A DMA done event is generated whenever a FIFO data word tagged as an end-of-packet is transferred
from the input FIFO to memory. The First Descriptor (FD) bit in the DEVCS field is set in the first descriptor
of a DMAed packet, while the Last Descriptor (LD) bit in the DEVCS field is set in the last descriptor of a
DMAed packet (that is, one in which a done event was generated). Note that it is possible for a packet to be
both the first and last descriptor of a packet and therefore have both the FD and LD bits set. It is also
possible for a descriptor to contain data in the middle of a packet and therefore have neither bit set.
The remaining status fields in the DEVCS field are updated in the last DMA descriptor of a packet (i.e.,
the LD bit is set to 1). All other DMA descriptors of a packet contain zeros in these fields.
DMA Request Event
A request event is generated whenever 16 full FIFO data words are present in the input
FIFO, or when less than 16 full FIFO data words are present in the input FIFO but one
exists which is tagged as an end-of-packet.
Device Control and Status Value for Ethernet Receive Descriptors
Figure 11.10 Device Control and Status Value for Ethernet Receive Descriptors
DMA Done Event
A DMA done event is generated after an end-of-packet tagged FIFO data word has
been transferred.
DMA Terminated Event
A DMA terminated event is never generated.
DMA Transfer Size
The DMA Controller usually transfers 16 FIFO data words from the input FIFO to mem-
ory. Fewer FIFO data words are transferred if a FIFO data word tagged as an end-of-
packet is reached or if the byte count reaches zero.
Limitations
None. A DMA operation may start and end on any byte boundary and may contain any
number of bytes.
Table 11.2 Ethernet Interface Input DMA Operations
FD
First Descriptor.
This bit is set to 1 if this descriptor is the first descriptor of a packet.
LD
Last Descriptor.
This bit is set to 1 if this descriptor is the last descriptor of a packet.
ROK
Received OK.
This bit is set to 1 if the packet was received without error. This bit is set if and only
if the OVR, CRC, CV, and LE bits are all cleared to 0. This field is valid only in the last descriptor
of a packet.
FM
Filter Match.
This bit is set to 1 if the packet passed address recognition filtering. This field is valid
only in the last descriptor of a packet.
MP
Multicast Packet.
This bit is set to 1 when the packet has a multicast address. This field is valid
only in the last descriptor of a packet.
BP
Broadcast Packet.
This bit is set to 1 when the packet has a broadcast address. This field is valid
only in the last descriptor of a packet.
VLT
VLAN Tag Detected.
This bit is set to 1 when the packet is a VLAN tagged packet. This field is
valid only in the last descriptor of a packet.
DEVCS
16
31
16
LENGTH
0
15
FD
1
LD
1
ROK
1
FM
1
MP
1
BP
1
VLT
1
CF
1
OVR
1
CRC
1
CV
1
DB
1
LE
1
LOR
1
CES
1
0
1
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| 79RC32V333-100DH | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 100MHz 3.3V 208-Pin PQFP |
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