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參數(shù)資料
| 型號： | 79RC32V333-133DHI |
| 英文描述： | Microprocessor |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 497/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-133DHI |
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IDT EJTAG System
Debug Control Register
79RC32438 User Reference Manual
20 - 31
November 4, 2002
Notes
NMIs are indicated in the DCR register NMIpend bit, even when disabled. Hardware and software interrupts
and NMIs are always disabled in Debug Mode (refer to section “Interrupts and NMIs” on page 20-21 for
more information).
The optional SRstE bit allows masking of soft resets. A soft reset can be applied to the system based on
different events, referred to as sources. It is implementation dependent which soft reset sources in a system
can be masked by the SRstE bit. Soft reset masking can be applied to a soft reset source only if that source
can be efficiently masked in the system. The result is no reset at all for any part of the system, if masked. If
only a partial soft reset is possible, then that soft reset source is not to be masked, because a “half” soft
reset might cause the system to fail or hang without warning. There is no automatic indication of whether
the SRstE bit is effective, so the user must consult system documentation.
The ProbEn bit reflects the state of the ProbEn bit from the EJTAG Control register (ECR). Through this
bit, the probe can indicate to the debug software running on the CPU if it expects to service dmseg
accesses. For more information, see section “EJTAG Control Register (ECR) (TAP Instruction CONTROL
or ALL)” on page 20-65.
Figure 20.6 shows the format of the DCR register; Table 20.19 describes the DCR register fields. The
reset values in Table 20.19 take effect on both hard resets and soft resets.
Figure 20.6 DCR Register Format
31 30 29 28
0
18 17 16 15
Dat
a
Brk
5
4
3
2
1
0
EN
M
0
Inst
Brk
0
IntE NMI
E
NMI
pen
d
SRst
E
Prob
En
Fields
Name Bits
Description
Read/
Write
Reset
State
Compli
ance
ENM
29
Endianess in which the processor is running in kernel
and Debug Mode:
0: Little endian
1: Big endian
R
Preset
Required
DataBrk
17
Indicates if data hardware breakpoint is implemented:
0: No data hardware breakpoint implemented
1: Data hardware breakpoint implemented
R
Preset
Required
InstBrk
16
Indicates if instruction hardware breakpoint is imple-
mented:
0: No instruction hardware breakpoint implemented
1: Instruction hardware breakpoint implemented
R
Preset
Required
IntE
4
Hardware and software interrupt enable for Non-
Debug Mode, in conjunction with other disable mecha-
nisms:
0:
Interrupt disabled
1:
Interrupt enabled depending on other enabling
mechanisms
R/W
1
Required
NMIE
3
Non-Maskable Interrupt (NMI) enable for Non-Debug
Mode:
0:
NMI disabled
1:
NMI enabled
R/W
1
Required
NMIpend
2
Indication for pending NMI:
0:
No NMI pending
1:
NMI pending
R
0
Required
Table 20.19 DCR Register Field Descriptions (Part 1 of 2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DH | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-150DH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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