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參數(shù)資料
| 型號： | 82860 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 144/211頁 |
| 文件大?。?/td> | 1099K |
| 代理商： | 82860 |
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System Address Map
R
144
Intel
82860 MCH Datasheet
4.1.4
TSEG SMM Memory Space
The TSEG SMM space (TOM – TSEG to TOM) allows system management software to partition
a region of main memory just below the top of low memory (TOM) that is accessible only by
system management software. This region may be 128 KB, 256 KB, 512 KB, or 1 MB, depending
on the ESMRAMC.TSEG_SZ field. SMM memory is globally enabled by SMRAM.G_SMRARE.
Requests may access SMM system memory when either SMM space is open (SMRAM.D_OPEN)
or the MCH receives an SMM code request on its processor bus. In order to access the TSEG
SMM space, the TSEG must be enabled by ESMRAMC.T_EN. When all of these conditions are
met, a processor bus access to the TSEG space (between TOM-TSEG and TOM) is sent to system
memory. If the high SMRAM is not enabled or if the TSEG is not enabled, all memory requests
from all interfaces are forwarded to system memory. If the TSEG SMM space is enabled, and an
agent attempts a non-SMM access to TSEG space, the transaction is specially terminated.
Hub interface and AGP originated accesses are not allowed to SMM space.
4.1.5
I/O APIC Memory Space
The I/OAPIC spaces are used to communicate with I/O APIC interrupt controllers that may be
populated on Hub Interface_A–C. Since it is difficult to relocate an interrupt controller using plug-
and-play software, fixed address decode regions have been allocated for them. The address ranges
are:
IOAPIC0 (Hub Interface_A)
0_FEC0_0000h to 0_FEC7_FFFFh
IOAPIC1 (Hub Interface_B)
0_FEC8_0000h to 0_FEC8_0FFFh
IOAPIC2 (Hub Interface_C)
0_FEC8_1000h to 0_FEC8_1FFFh
Processor accesses to the IOAPIC0 region are always sent to Hub Interface_A. Processor accesses
to the IOAPIC1 region are always sent to Hub Interface_B and so on.
4.1.6
System Bus Interrupt Memory Space
The system bus interrupt space (0_FEE0_0000h to 0_FEEF_FFFFh) is the address used to deliver
interrupts to the system bus. Any device on AGP or Hub Interface_A–C may issue a memory write
to 0FEEx_xxxxh. The MCH will forward this memory write, along with the data, to the system bus
as an Interrupt Message Transaction. The MCH terminates the system bus transaction by providing
the response and asserting TRDY#. This memory write cycle does not go to DRAM.
4.1.7
High SMM Memory Space
The HIGHSMM space (0_FEDA_0000h to 0_FEDB_FFFFh) allows cacheable access to the
compatible SMM space by re-mapping valid SMM accesses between 0_FEDA_0000 and
0_FEDB_FFFF to accesses between 0_000A_0000 and 0_000B_FFFF. The accesses are
remapped when SMRAM space is enabled, an appropriate access is detected on the processor bus,
and when ESMRAMC.H_SMRAME allows access to high SMRAM space. SMM memory
accesses from any hub interface or AGP are specially terminated: reads are provided with the
value from address 0 while writes are ignored entirely.
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