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參數(shù)資料
| 型號(hào)： | 82860 |
| 英文描述： | Controller Miscellaneous - Datasheet Reference |
| 中文描述： | 控制器雜項(xiàng)-數(shù)據(jù)表參考 |
| 文件頁數(shù)： | 6/211頁 |
| 文件大小： | 1099K |
| 代理商： | 82860 |
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R
6
Intel
82860 MCH Datasheet
3.7.19
PMBASE3—Prefetchable Memory Base Address Register
(Device 3)............................................................................................133
PMLIMIT3—Prefetchable Memory Limit Address Register (Device 3)134
BCTRL3—PCI-PCI Bridge Control Register (Device 3)......................135
ERRCMD3—Error Command Register (Device 3) .............................137
System Address Map.......................................................................................................139
4.1
Memory Address Ranges ...................................................................................139
4.1.1
VGA and MDA Memory Space............................................................142
4.1.2
PAM Memory Spaces..........................................................................143
4.1.3
ISA Hole Memory Space.....................................................................143
4.1.4
TSEG SMM Memory Space................................................................144
4.1.5
I/O APIC Memory Space.....................................................................144
4.1.6
System Bus Interrupt Memory Space..................................................144
4.1.7
High SMM Memory Space...................................................................144
4.1.8
AGP Aperture Space (Device 0 BAR).................................................145
4.1.9
AGP Memory and Prefetchable Memory.............................................145
4.1.10
Hub Interface_B Memory and Prefetchable Memory..........................145
4.1.11
Hub Interface_C Memory and Prefetchable Memory..........................145
4.1.12
Hub Interface_A Subtractive Decode..................................................146
4.2
AGP Memory Address Ranges...........................................................................146
4.2.1
AGP DRAM Graphics Aperture...........................................................146
4.3
System Management Mode (SMM) Memory Range...........................................147
4.3.1
SMM Space Definition.........................................................................147
4.3.2
SMM Space Restrictions.....................................................................148
4.4
I/O Address Space..............................................................................................148
4.5
MCH Decode Rules and Cross-Bridge Address Mapping..................................149
4.5.1
Hub Interface_A Decode Rules...........................................................149
4.5.2
Hub Interface_B Decode Rules...........................................................149
4.5.3
Hub Interface_C Decode Rules...........................................................149
4.5.4
AGP Interface Decode Rules..............................................................150
Memory Interface.............................................................................................................151
5.1
Direct RDRAM* Device Organization and Configuration ....................................154
5.1.1
Rules for Populating Direct RDRAM* Devices....................................154
5.1.2
Direct RDRAM* Device CMOS Signals...............................................156
5.1.3
Direct RDRAM* Device Core Refresh.................................................158
5.2
Direct RDRAM* Device Command Encoding .....................................................158
5.2.1
Row Packet (ROWA/ROWR)..............................................................158
5.2.2
Column Packet (COLC/COLX)............................................................160
5.2.3
Data Packet.........................................................................................162
5.3
Direct RDRAM* Device Register Programming..................................................162
5.4
Direct RDRAM* Device Operating States...........................................................162
5.5
Direct RDRAM* Device Operating Pools............................................................164
5.6
Direct RDRAM* Device Power Management......................................................164
5.7
Data Integrity.......................................................................................................165
5.8
Direct RDRAM* Device Array Thermal Management.........................................166
3.7.20
3.7.21
3.7.22
4
5
6
Electrical Characteristics .................................................................................................167
6.1
Absolute Maximum Ratings................................................................................167
6.2
Thermal Characteristics......................................................................................168
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PDF描述 |
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參數(shù)描述 |
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