參數(shù)資料
型號： A42MX16-2VQ100A
廠商： Electronic Theatre Controls, Inc.
英文描述： 40MX and 42MX FPGA Families
中文描述： 40MX和42MX FPGA系列
文件頁數(shù)： 85/120頁
文件大?。?/td> 854K
代理商： A42MX16-2VQ100A
67
4958B–AUTO–11/10
Atmel ATA6285/ATA6286 [Preliminary]
3.12.4
Register Description for I/O Ports
3.12.4.1
MCU Control Register - MCUCR
Bit 4 - PUD: Pull-Up Disable
When this bit is written to one, the pull-ups in the I/O ports are disabled even if the DDxn and
PORTxn Registers are configured to enable the pull-ups ({DDxn, PORTxn} = 0b01). See Section
3.12.2.1 “Configuring the Pin” on page 55 for more details about this feature.
3.12.4.2
Port B Data Register – PORTB
3.12.4.3
Port B Data Direction Register – DDRB
3.12.4.4
Port B Input Pins Address – PINB
3.12.4.5
Port C Data Register – PORTC
Bit
76543
210
-
PUD
-
IVSEL
IVCE
MCUCR
Read/Write
RR
R
R/W
RR
R/W
Initial Value
00000
000
Bit
76543210
PORTB7 PORTB6 PORTB5 PORTB4 PORTB3 PORTB2 PORTB1 PORTB0 PORTB
Read/Write
R/W
Initial Value
00000000
Bit
76
54
32
10
DDB7
DDB6
DDB5
DDB4
DDB3
DDB2
DDB1
DDB0
DDRB
Read/Write
R/W
Initial Value
00
Bit
76
543
210
PINB7
PINB6
PINB5
PINB4
PINB3
PINB2
PINB1
PINB0
PINB
Read/Write
R/WR/W
Initial Value
00
000
Bit
76543
2
1
0
-
----
PORTC2 PORTC1 PORTC0 PORTC
Read/Write
RRRRR
R/W
Initial Value
00000
0
相關(guān)PDF資料
PDF描述
A42MX16-2VQ100B 40MX and 42MX FPGA Families
A42MX16-2VQ100ES 40MX and 42MX FPGA Families
A42MX16-3PQ100B 40MX and 42MX FPGA Families
A42MX16-3BG100 40MX and 42MX FPGA Families
A42MX16-3PL100 40MX and 42MX FPGA Families
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參數(shù)描述
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