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參數(shù)資料
| 型號： | A42MX16-PL84I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 71/116頁 |
| 文件大小： | 3110K |
| 代理商： | A42MX16-PL84I |
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v5.0
71
40MX and 42MX FPGA Families
A42MX36 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing
1
t
DLH
Data-to-Pad HIGH
3.6
4.0
4.5
5.3
7.4
ns
t
DHL
Data-to-Pad LOW
4.2
4.6
5.2
6.2
8.6
ns
t
ENZH
Enable Pad Z to HIGH
3.7
4.2
4.7
5.5
7.7
ns
t
ENZL
Enable Pad Z to LOW
4.1
4.6
5.2
6.1
8.5
ns
t
ENHZ
Enable Pad HIGH to Z
7.34
8.2
9.3
10.9
15.3
ns
t
ENLZ
Enable Pad LOW to Z
6.9
7.6
8.7
10.2
14.3
ns
t
GLH
G-to-Pad HIGH
4.9
5.5
6.2
7.3
10.2
ns
t
GHL
G-to-Pad LOW
4.9
5.5
6.2
7.3
10.2
ns
t
LSU
I/O Latch Output Set-Up
0.7
0.7
0.8
1.0
1.4
ns
t
LH
I/O Latch Output Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad)
32 I/O
7.9
8.8
10.0
11.8
16.5
ns
t
ACO
Array Latch Clock-to-Out
(Pad-to-Pad)
32 I/O
10.9
12.1
13.7
16.1
22.5
ns
d
TLH2
d
THL2
CMOS Output Module Timing
1
Capacitive Loading, LOW to HIGH
0.10
0.11
0.12
0.14
0.20
ns/pF
Capacitive Loading, HIGH to LOW
0.10
0.11
0.12
0.14
0.20
ns/pF
t
DLH
Data-to-Pad HIGH
4.9
5.5
6.2
7.3
10.3
ns
t
DHL
Data-to-Pad LOW
3.4
3.8
4.3
5.1
7.1
ns
t
ENZH
Enable Pad Z to HIGH
3.7
4.1
4.7
5.5
7.7
ns
t
ENZL
Enable Pad Z to LOW
4.1
4.6
5.2
6.1
8.5
ns
t
ENHZ
Enable Pad HIGH to Z
7.4
8.2
9.3
10.9
15.3
ns
t
ENLZ
Enable Pad LOW to Z
6.9
7.6
8.7
10.2
14.3
ns
t
GLH
G-to-Pad HIGH
7.0
7.8
8.9
10.4
14.6
ns
t
GHL
G-to-Pad LOW
7.0
7.8
8.9
10.4
14.6
ns
t
LSU
I/O Latch Set-Up
0.7
0.7
0.8
1.0
1.4
ns
t
LH
I/O Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
LCO
I/O Latch Clock-to-Out (Pad-to-Pad)
32 I/O
7.9
8.8
10.0
11.8
16.5
ns
t
ACO
Array Latch Clock-to-Out
(Pad-to-Pad)
32 I/O
10.9
12.1
13.7
16.1
22.5
ns
d
TLH2
d
THL2
Notes:
1.
2.
Capacitive Loading, LOW to HIGH
0.10
0.11
0.12
0.14
0.20
ns/pF
Capacitive Loading, HIGH to LOW
0.10
0.11
0.12
0.14
0.20
ns/pF
Delays based on 35 pF loading.
Slew rates measured from 10% to 90% V
CCI
.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| A42MX16-PLG84 | 功能描述:IC FPGA 140I/O 84PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計:221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應商設備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
| A42MX16-PLG84A | 功能描述:IC FPGA MX SGL CHIP 24K 84-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| A42MX16-PLG84I | 功能描述:IC FPGA MX SGL CHIP 24K 84-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27） |
| A42MX16-PLG84M | 制造商:Microsemi Corporation 功能描述:FPGA 42MX Family 24K Gates 608 Cells 103MHz/172MHz 0.45um (CMOS) Technology 3.3V/5V 84-Pin PLCC 制造商:Microsemi SOC Products Group 功能描述:FPGA 24K GATES 608 CELLS 103MHZ/172MHZ 0.45UM 3.3V/5V 84PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 24K 84-PLCC |
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