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參數(shù)資料
| 型號： | A42MX24-3PQ160I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 39/116頁 |
| 文件大小： | 3110K |
| 代理商： | A42MX24-3PQ160I |
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v5.0
39
40MX and 42MX FPGA Families
A40MX02 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 3.0V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing
1
t
DLH
Data-to-Pad HIGH
4.7
5.4
6.1
7.2
10.0
ns
t
DHL
Data-to-Pad LOW
5.6
6.4
7.3
8.6
12.0
ns
t
ENZH
Enable Pad Z to HIGH
5.2
6.0
6.8
8.1
11.3
ns
t
ENZL
Enable Pad Z to LOW
6.6
7.6
8.6
10.1
14.1
ns
t
ENHZ
Enable Pad HIGH to Z
11.1
12.8
14.5
17.1
23.9
ns
t
ENLZ
d
TLH2
d
THL2
CMOS Output Module Timing
1
Enable Pad LOW to Z
8.2
9.5
10.7
12.6
17.7
ns
Delta LOW to HIGH
0.03
0.03
0.04
0.04
0.06
ns/pF
Delta HIGH to LOW
0.04
0.04
0.05
0.06
0.08
ns/pF
t
DLH
Data-to-Pad HIGH
5.5
6.4
7.2
8.5
11.9
ns
t
DHL
Data-to-Pad LOW
4.8
5.5
6.2
7.3
10.2
ns
t
ENZH
Enable Pad Z to HIGH
4.7
5.5
6.2
7.3
10.2
ns
t
ENZL
Enable Pad Z to LOW
6.8
7.9
8.9
10.5
14.7
ns
t
ENHZ
Enable Pad HIGH to Z
11.1
12.8
14.5
17.1
23.9
ns
t
ENLZ
d
TLH2
d
THL2
Notes:
1.
2.
Enable Pad LOW to Z
8.2
9.5
10.7
12.6
17.7
ns
Delta LOW to HIGH
0.05
0.05
0.06
0.07
0.10
ns/pF
Delta HIGH to LOW
0.03
0.03
0.04
0.04
0.06
ns/pF
Delays based on 35 pF loading.
Slew rates measured from 10% to 90% V
CCI
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A42MX24-3PQ160M | Field Programmable Gate Array (FPGA) |
| A42MX24-3PQ208 | Field Programmable Gate Array (FPGA) |
| A42MX24-3PQ208I | Field Programmable Gate Array (FPGA) |
| A42MX24-3PQ208M | Field Programmable Gate Array (FPGA) |
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參數(shù)描述 |
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