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參數(shù)資料
| 型號： | A42MX24-3PQ160I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 42/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX24-3PQ160I |
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40MX and 42MX FPGA Families
42
v5.0
A40MX04 Timing Characteristics (Nominal 5.0V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 4.75V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
TTL Output Module Timing
1
t
DLH
Data-to-Pad HIGH
3.3
3.8
4.3
5.1
7.2
ns
t
DHL
Data-to-Pad LOW
4.0
4.6
5.2
6.1
8.6
ns
t
ENZH
Enable Pad Z to HIGH
3.7
4.3
4.9
5.8
8.1
ns
t
ENZL
Enable Pad Z to LOW
4.7
5.4
6.1
7.2
10.1
ns
t
ENHZ
Enable Pad HIGH to Z
7.9
9.1
10.4
12.2
17.1
ns
t
ENLZ
d
TLH2
d
THL2
CMOS Output Module Timing
1
Enable Pad LOW to Z
5.9
6.8
7.7
9.0
12.6
ns
Delta LOW to HIGH
0.02
0.02
0.03
0.03
0.04
ns/pF
Delta HIGH to LOW
0.02
0.03
0.03
0.04
0.06
ns/pF
t
DLH
Data-to-Pad HIGH
3.9
4.5
5.1
6.1
8.5
ns
t
DHL
Data-to-Pad LOW
3.4
3.9
4.4
5.2
7.3
ns
t
ENZH
Enable Pad Z to HIGH
3.4
3.9
4.4
5.2
7.3
ns
t
ENZL
Enable Pad Z to LOW
4.9
5.6
6.4
7.5
10.5
ns
t
ENHZ
Enable Pad HIGH to Z
7.9
9.1
10.4
12.2
17.1
ns
t
ENLZ
d
TLH2
d
THL2
Notes:
1.
2.
Enable Pad LOW to Z
5.0
6.8
7.7
9.0
12.6
ns
Delta LOW to HIGH
0.03
0.04
0.04
0.05
0.07
ns/pF
Delta HIGH to LOW
0.02
0.02
0.03
0.03
0.04
ns/pF
Delays based on 35 pF loading.
Slew rates measured from 10% to 90% V
CCI
.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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