參數資料
型號： A42MX36-BGG272A
元件分類： FPGA
英文描述： FPGA, 54000 GATES, PBGA272
封裝： PLASTIC, BGA-272
文件頁數： 29/76頁
文件大小： 429K
代理商： A42MX36-BGG272A
MX Automotive Family FPGAs
v2.0
1-29
Table 1-7 A42MX09 Timing Characteristics (Nominal 5.0V Operation)
Worst-Case Automotive Conditions, VCC = 4.75V, TJ = 125°C
‘Std’ Speed
Parameter
Description
Min.
Max.
Units
Logic Module Propagation Delays1
tPD1
Single Module
2.1
ns
tCO
Sequential Clock-to-Q
2.2
ns
tGO
Latch G-to-Q
2.1
ns
tRS
Flip-Flop (Latch) Reset-to-Q
2.5
ns
Logic Module Predicted Routing Delays2
tRD1
FO=1 Routing Delay
1.2
ns
tRD2
FO=2 Routing Delay
1.7
ns
tRD3
FO=3 Routing Delay
2.0
ns
tRD4
FO=4 Routing Delay
2.4
ns
tRD8
FO=8 Routing Delay
4.0
ns
Logic Module Sequential Timing3, 4
tSUD
Flip-Flop (Latch) Data Input Set-Up
0.6
ns
tHD
Flip-Flop (Latch) Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch) Enable Set-Up
0.7
ns
tHENA
Flip-Flop (Latch) Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch) Clock Active Pulse Width
5.9
ns
tWASYN
Flip-Flop (Latch) Asynchronous Pulse Width
7.8
ns
tA
Flip-Flop Clock Input Period
6.0
ns
tINH
Input Buffer Latch Hold
0.0
ns
tINSU
Input Buffer Latch Set-Up
0.5
ns
tOUTH
Output Buffer Latch Hold
0.0
ns
tOUTSU
Output Buffer Latch Set-Up
0.5
ns
fMAX
Flip-Flop (Latch) Clock Frequency
229
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.9
ns
tINYL
Pad-to-Y LOW
1.4
ns
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關PDF資料
PDF描述
A42MX36-CQ208A FPGA, 54000 GATES, CQFP208
A42MX36-CQ256A FPGA, 54000 GATES, CQFP256
A42MX36-1RQ208I FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208
A42MX36-1RQ208 FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208
A42MX36-1RQG208I FPGA, 2438 CLBS, 36000 GATES, 91 MHz, PQFP208
相關代理商/技術參數
參數描述
A42MX36-BGG272I 功能描述:IC FPGA MX SGL CHIP 54K 272-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:129024 輸入/輸出數:248 門數:600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）
A42MX36-BGG272M 制造商:Microsemi Corporation 功能描述:FPGA 42MX Family 54K Gates 1184 Cells 79MHz/131MHz 0.45um Technology 3.3V/5V 272-Pin BGA 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 272BGA - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 202 I/O 272PBGA
A42MX36-CQ208 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:129024 輸入/輸出數:248 門數:600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）
A42MX36-CQ208B 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:1 系列:ProASICPLUS LAB/CLB數:- 邏輯元件/單元數:- RAM 位總計:129024 輸入/輸出數:248 門數:600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應商設備封裝:352-CQFP（75x75）
A42MX36-CQ208M 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 79MHZ/131MHZ 0.45UM 3.3V/5V 208CQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 176 I/O 208CQFP 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*