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參數(shù)資料
| 型號(hào)： | AD5382BSTZ-5 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 2/40頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 14BIT 32CH 5V 100-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | Data Converter Fundamentals DAC Architectures |
| 產(chǎn)品變化通告： | Redesign Change 28/Oct/2011 |
| 設(shè)計(jì)資源： | 32 Channels of Programmable Voltage with Excellent Temperature Drift Performance Using AD5382 (CN0011) AD5382 Channel Monitor Function (CN0012) |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 設(shè)置時(shí)間： | 8µs |
| 位數(shù)： | 14 |
| 數(shù)據(jù)接口： | 串行，并聯(lián) |
| 轉(zhuǎn)換器數(shù)目： | 32 |
| 電壓電源： | 單電源 |
| 功率耗散（最大）： | 65mW |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應(yīng)商設(shè)備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
| 輸出數(shù)目和類型： | 32 電壓，單極 |
| 采樣率（每秒）： | 125k |
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AD5382
Data Sheet
Rev. C | Page 10 of 40
I2C SERIAL INTERFACE
DVDD = 2.7 V to 5.5 V; AVDD = 4.5 V to 5.5 V or 2.7 V to 3.6 V; AGND = DGND = 0 V; all specifications TMIN to TMAX,
unless otherwise noted.
Table 6.
Limit at TMIN, TMAX
Unit
Description
FSCL
400
kHz max
SCL clock frequency
t1
2.5
s min
SCL cycle time
t2
0.6
s min
tHIGH, SCL high time
t3
1.3
s min
tLOW, SCL low time
t4
0.6
s min
tHD,STA, start/repeated start condition hold time
t5
100
ns min
tSU,DAT, data setup time
t63
0.9
s max
tHD,DAT, data hold time
0
s min
tHD,DAT, data hold time
t7
0.6
s min
tSU,STA, setup time for repeated start
t8
0.6
s min
tSU,STO, stop condition setup time
t9
1.3
s min
tBUF, bus free time between a stop and a start condition
t10
300
ns max
tR, rise time of SCL and SDA when receiving
0
ns min
tR, rise time of SCL and SDA when receiving (CMOS-compatible)
t11
300
ns max
tF, fall time of SDA when transmitting
0
ns min
tF, fall time of SDA when receiving (CMOS-compatible)
300
ns max
tF, fall time of SCL and SDA when receiving
20 + 0.1Cb4
ns min
tF, fall time of SCL and SDA when transmitting
Cb
400
pF max
Capacitive load for each bus line
1
Guaranteed by design and characterization, not production tested.
2
3
A master device must provide a hold time of at least 300 ns for the SDA signal (referred to the VIH min of the SCL signal) in order to bridge the undefined region of
SCL’s falling edge.
4
Cb is the total capacitance, in pF, of one bus line. tR and tF are measured between 0.3 DVDD and 0.7 DVDD.
START
CONDITION
REPEATED
START
CONDITION
STOP
CONDITION
t9
t3
t1
t11
t4
t10
t4
t5
t7
t6
t8
t2
SDA
SCL
03733
-0
06
Figure 6. I2C-Compatible Serial Interface Timing Diagram
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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