AVDD = 4.75 V to 5.25 V" />
參數(shù)資料
型號(hào)： AD5765CSUZ-REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 26/28頁
文件大小： 0K
描述： IC DAC 16BIT 5V QUAD 32-TQFP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
產(chǎn)品變化通告： AD5763/65 Metal Layer Edit Change 08/Sept/2009
設(shè)計(jì)資源： High Accuracy, Bipolar Voltage Output Digital-to-Analog Conversion Using AD5765 (CN0073)
標(biāo)準(zhǔn)包裝： 500
設(shè)置時(shí)間： 8µs
位數(shù)： 16
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 4
電壓電源： 雙 ±
功率耗散（最大）： 76mW
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 32-TQFP
供應(yīng)商設(shè)備封裝： 32-TQFP（7x7）
包裝： 帶卷 (TR)
輸出數(shù)目和類型： 4 電壓，雙極
采樣率（每秒）： *
Data Sheet
AD5765
Rev. C | Page 7 of 28
TIMING CHARACTERISTICS
AVDD = 4.75 V to 5.25 V, AVSS = 4.75 V to 5.25 V, AGNDx = DGND = REFGND = PGND = 0 V, REFAB = REFCD = 2.048 V,
DVCC = 2.7 V to 5.25 V, RLOAD = 5 k, CLOAD = 200 pF. All specifications TMIN to TMAX, unless otherwise noted.
Table 4.
Parameter1, 2, 3
Limit at TMIN, TMAX
Unit
Description
t1
33
ns min
SCLK cycle time
t2
13
ns min
SCLK high time
t3
13
ns min
SCLK low time
t4
13
ns min
SYNC falling edge to SCLK falling edge setup time
13
ns min
24th SCLK falling edge to SYNC rising edge
t6
90
ns min
Minimum SYNC high time
t7
2
ns min
Data setup time
t8
5
ns min
Data hold time
t9
1.7
s min
SYNC rising edge to LDAC falling edge when all DACs are updated
480
ns min
SYNC rising edge to LDAC falling edge when a single DAC is updated
t10
10
ns min
LDAC pulse width low
t11
500
ns max
LDAC falling edge to DAC output response time
t12
10
s max
DAC output settling time
t13
10
ns min
CLR pulse width low
t14
2
s max
CLR pulse activation time
25
ns max
SCLK rising edge to SDO valid
t16
13
ns min
SYNC rising edge to SCLK falling edge
t17
2
s max
SYNC rising edge to DAC output response time (LDAC = 0)
t18
170
ns min
LDAC falling edge to SYNC rising edge
1
Guaranteed by design and characterization; not production tested.
2
All input signals are specified with tR = tF = 5 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.
3
4
Standalone mode only.
5
Measured with the load circuit of Figure 5.
6
Daisy-chain mode only.
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PDF描述
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參數(shù)描述
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AD5767BCBZ-RL7 功能描述:16 CHANNEL 12 BIT BIPOLAR DAC 制造商:analog devices inc. 系列:- 包裝:剪切帶（CT） 零件狀態(tài):在售 位數(shù):12 數(shù)模轉(zhuǎn)換器數(shù):16 建立時(shí)間:12μs 輸出類型:Voltage - Unbuffered 差分輸出:無 數(shù)據(jù)接口:SPI，DSP 參考類型:外部 電壓 - 電源，模擬:2.97 V ~ 16 V 電壓 - 電源，數(shù)字:- INL/DNL（LSB）:±1，±1 架構(gòu):電阻串 DAC 工作溫度:-40°C ~ 105°C 封裝/外殼:49-UFBGA，WLCSP 供應(yīng)商器件封裝:49-WLCSP 標(biāo)準(zhǔn)包裝:1
AD5767BCPZ-RL7 功能描述:16 CHANNEL 12 BIT BIPOLAR DAC 制造商:analog devices inc. 系列:- 包裝:剪切帶（CT） 零件狀態(tài):在售 位數(shù):12 數(shù)模轉(zhuǎn)換器數(shù):16 建立時(shí)間:12μs 輸出類型:Voltage - Unbuffered 差分輸出:無 數(shù)據(jù)接口:SPI，DSP 參考類型:外部 電壓 - 電源，模擬:2.97 V ~ 16 V 電壓 - 電源，數(shù)字:- INL/DNL（LSB）:±1，±1 架構(gòu):電阻串 DAC 工作溫度:-40°C ~ 105°C 封裝/外殼:40-WFQFN 裸露焊盤，CSP 供應(yīng)商器件封裝:40-LFCSP（6x6） 標(biāo)準(zhǔn)包裝:1
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