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參數(shù)資料
| 型號： | AD9512BCPZ-REEL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 47/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK DIST 5OUT PLL 48LFCSP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 類型： | 扇出緩沖器（分配），除法器 |
| PLL： | 無 |
| 輸入： | 時鐘 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.2GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 帶卷 (TR) |
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AD9512
Rev. A | Page 8 of 48
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK1-TO-LVDS ADDITIVE PHASE NOISE
CLK1 = 622.08 MHz, OUT = 622.08 MHz
Divide Ratio = 1
@ 10 Hz Offset
100
dBc/Hz
@ 100 Hz Offset
110
dBc/Hz
@ 1 kHz Offset
118
dBc/Hz
@ 10 kHz Offset
129
dBc/Hz
@ 100 kHz Offset
135
dBc/Hz
@ 1 MHz Offset
140
dBc/Hz
>10 MHz Offset
148
dBc/Hz
CLK1 = 622.08 MHz, OUT = 155.52 MHz
Divide Ratio = 4
@ 10 Hz Offset
112
dBc/Hz
@ 100 Hz Offset
122
dBc/Hz
@ 1 kHz Offset
132
dBc/Hz
@ 10 kHz Offset
142
dBc/Hz
@ 100 kHz Offset
148
dBc/Hz
@ 1 MHz Offset
152
dBc/Hz
>10 MHz Offset
155
dBc/Hz
CLK1 = 491.52 MHz, OUT = 245.76 MHz
Divide Ratio = 2
@ 10 Hz Offset
108
dBc/Hz
@ 100 Hz Offset
118
dBc/Hz
@ 1 kHz Offset
128
dBc/Hz
@ 10 kHz Offset
138
dBc/Hz
@ 100 kHz Offset
145
dBc/Hz
@ 1 MHz Offset
148
dBc/Hz
>10 MHz Offset
154
dBc/Hz
CLK1 = 491.52 MHz, OUT = 122.88 MHz
Divide Ratio = 4
@ 10 Hz Offset
118
dBc/Hz
@ 100 Hz Offset
129
dBc/Hz
@ 1 kHz Offset
136
dBc/Hz
@ 10 kHz Offset
147
dBc/Hz
@ 100 kHz Offset
153
dBc/Hz
@ 1 MHz Offset
156
dBc/Hz
>10 MHz Offset
158
dBc/Hz
CLK1 = 245.76 MHz, OUT = 245.76 MHz
Divide Ratio = 1
@ 10 Hz Offset
108
dBc/Hz
@ 100 Hz Offset
118
dBc/Hz
@ 1 kHz Offset
128
dBc/Hz
@ 10 kHz Offset
138
dBc/Hz
@ 100 kHz Offset
145
dBc/Hz
@ 1 MHz Offset
148
dBc/Hz
>10 MHz Offset
155
dBc/Hz
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