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參數(shù)資料
| 型號： | AD9517-4ABCPZ-RL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 72/80頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 1.8GHZ VCO 48LFCSP |
| 設(shè)計資源： | High Performance, Dual Channel IF Sampling Receiver (CN0140) |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 類型： | 時鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:12 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 1.8GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 48-LFCSP-VQ（7x7） |
| 包裝： | 帶卷 (TR) |
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AD9517-4
Data Sheet
Rev. E | Page 74 of 80
Reg.
Addr.
(Hex)
Bits
Name
Description
0x19F
[7:4]
Phase Offset Divider 3.2
Refer to LVDS/CMOS channel divider function description (default = 0x0).
[3:0]
Phase Offset Divider 3.1
Refer to LVDS/CMOS channel divider function description (default = 0x0).
0x1A0
[7:4]
Low Cycles Divider 3.2
Number of clock cycles (minus 1) of 3.2 divider input during which 3.2 output stays low.
A value of 0x0 means that the divider is low for one input clock cycle (default = 0x0).
[3:0]
High Cycles Divider 3.2
Number of clock cycles (minus 1) of 3.2 divider input during which 3.2 output stays high.
A value of 0x0 means that the divider is high for one input clock cycle (default = 0x0).
0x1A1
5
Bypass Divider 3.2
Bypasses (and powers down) 3.2 divider logic; routes clock to 3.2 output.
0: does not bypass (default).
1: bypasses.
4
Bypass Divider 3.1
Bypasses (and powers down) 3.1 divider logic; routes clock to 3.1 output.
0: does not bypass (default).
1: bypasses.
3
Divider 3 nosync
Nosync.
0: obeys chip-level SYNC signal (default).
1: ignores chip-level SYNC signal.
2
Divider 3 force high
Forces Divider 3 output high. Requires that nosync also be set.
0: forces low (default).
1: forces high.
1
Start High Divider 3.2
Divider 3.2 start high/low.
0: starts low (default).
1: starts high.
0
Start High Divider 3.1
Divider 3.1 start high/low.
0: starts low (default).
1: starts high.
0x1A2
0
Divider 3 DCCOFF
Duty-cycle correction function.
0: enables duty-cycle correction (default).
1: disables duty-cycle correction.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AD9518-0ABCPZ | IC CLOCK GEN 6CH 2.8GHZ 48LFCSP |
| AD9518-1ABCPZ | IC CLOCK GEN 6CH 2GHZ 48LFCSP |
| AD9518-2ABCPZ-RL7 | IC CLOCK GEN 6CH 2.2GHZ 48LFCSP |
| AD9518-3ABCPZ | IC CLOCK GEN 6CH 2GHZ 48LFCSP |
| AD9518-4ABCPZ-RL7 | IC CLOCK GEN 6CH 1.8GHZ 48LFCSP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| AD9518-0 | 制造商:AD 制造商全稱:Analog Devices 功能描述:6-Output Clock Generator |
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