參數(shù)資料
型號(hào)： AD9517-4ABCPZ-RL7
廠商： Analog Devices Inc
文件頁數(shù)： 80/80頁
文件大?。?/td> 0K
描述： IC CLOCK GEN 1.8GHZ VCO 48LFCSP
設(shè)計(jì)資源： High Performance, Dual Channel IF Sampling Receiver (CN0140)
標(biāo)準(zhǔn)包裝： 750
類型： 時(shí)鐘發(fā)生器，扇出配送
PLL： 是
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:12
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.8GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 48-LFCSP-VQ（7x7）
包裝： 帶卷 (TR)
Data Sheet
AD9517-4
Rev. E | Page 9 of 80
CLOCK OUTPUT ADDITIVE PHASE NOISE (DISTRIBUTION ONLY; VCO DIVIDER NOT USED)
Table 6.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CLK-TO-LVPECL ADDITIVE PHASE NOISE
Distribution section only; does not include PLL and VCO
CLK = 1 GHz, Output = 1 GHz
Input slew rate > 1 V/ns
Divider = 1
At 10 Hz Offset
109
dBc/Hz
At 100 Hz Offset
118
dBc/Hz
At 1 kHz Offset
130
dBc/Hz
At 10 kHz Offset
139
dBc/Hz
At 100 kHz Offset
144
dBc/Hz
At 1 MHz Offset
146
dBc/Hz
At 10 MHz Offset
147
dBc/Hz
At 100 MHz Offset
149
dBc/Hz
CLK = 1 GHz, Output = 200 MHz
Input slew rate > 1 V/ns
Divider = 5
At 10 Hz Offset
120
dBc/Hz
At 100 Hz Offset
126
dBc/Hz
At 1 kHz Offset
139
dBc/Hz
At 10 kHz Offset
150
dBc/Hz
At 100 kHz Offset
155
dBc/Hz
At 1 MHz Offset
157
dBc/Hz
>10 MHz Offset
157
dBc/Hz
CLK-TO-LVDS ADDITIVE PHASE NOISE
Distribution section only; does not include PLL and VCO
CLK = 1.6 GHz, Output = 800 MHz
Input slew rate > 1 V/ns
Divider = 2
At 10 Hz Offset
103
dBc/Hz
At 100 Hz Offset
110
dBc/Hz
At 1 kHz Offset
120
dBc/Hz
At 10 kHz Offset
127
dBc/Hz
At 100 kHz Offset
133
dBc/Hz
At 1 MHz Offset
138
dBc/Hz
At 10 MHz Offset
147
dBc/Hz
At 100 MHz Offset
149
dBc/Hz
CLK = 1.6 GHz, Output = 400 MHz
Input slew rate > 1 V/ns
Divider = 4
At 10 Hz Offset
114
dBc/Hz
At 100 Hz Offset
122
dBc/Hz
At 1 kHz Offset
132
dBc/Hz
At 10 kHz Offset
140
dBc/Hz
At 100 kHz Offset
146
dBc/Hz
At 1 MHz Offset
150
dBc/Hz
>10 MHz Offset
155
dBc/Hz
CLK-TO-CMOS ADDITIVE PHASE NOISE
Distribution section only; does not include PLL and VCO
CLK = 1 GHz, Output = 250 MHz
Input slew rate > 1 V/ns
Divider = 4
At 10 Hz Offset
110
dBc/Hz
At 100 Hz Offset
120
dBc/Hz
At 1 kHz Offset
127
dBc/Hz
At 10 kHz Offset
136
dBc/Hz
At 100 kHz Offset
144
dBc/Hz
At 1 MHz Offset
147
dBc/Hz
>10 MHz Offset
154
dBc/Hz
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