參數(shù)資料
型號(hào)： AD9547BCPZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 80/104頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK GEN/SYNCHRONIZR 64LFCSP
產(chǎn)品變化通告： AD9547 Mask Change 20/Oct/2010
標(biāo)準(zhǔn)包裝： 750
類型： 時(shí)鐘/頻率發(fā)生器，同步器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 750kHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 帶卷 (TR)
Data Sheet
AD9547
Rev. E | Page 77 of 104
Register0x0408 to Register0x0417—DistributionChannelDividers
Table 72. Q0 Divider1
Address
Bit
Bit Name
Description
0x0408
[7:0]
Q0
Q0 divider, Bits[7:0].
0x0409
[7:0]
Q0 divider, Bits[15:8].
0x040A
[7:0]
Q0 divider, Bits[23:16].
0x040B
[7:6]
Unused
Unused.
[5:0]
Q0
Q0 divider, Bits[29:24].
1
The default value is 0 (or divide by 1).
Table 73. Q1 Divider1
Address
Bit
Bit Name
Description
0x040C
[7:0]
Q1
Q1 divider, Bits[7:0].
0x040D
[7:0]
Q1 divider, Bits[15:8].
0x040E
[7:0]
Q1 divider, Bits[23:16].
0x040F
[7:6]
Unused
Unused.
[5:0]
Q1
Q1 divider, Bits[29:24].
1
The default value is 0 (or divide by 1).
Table 74. Reserved
Address
Bit
Bit Name
Description
0x0410to
0x0417
[7:0]
Unused
Unused.
REFERENCE INPUT CONFIGURATION (REGISTER 0x0500 TO REGISTER 0x0507)
When all bits are set, the reference receiver section enters a deep sleep mode.
Table 75. Reference Power-Down
Address
Bit
Bit Name
Description
0x0500
[7:4]
Unused
Write a 1 to these bits.
3
Ref BB power-down
REF BB input receiver power-down.
0 (default) = normal operation.
1 = power-down.
2
Ref B power-down
REF B input receiver power-down.
0 (default) = normal operation.
1 = power-down.
1
RefAA power-down
REF AA input receiver power-down.
0 (default) = normal operation.
1 = power-down.
0
Ref A power-down
REF A input receiver power-down.
0 (default) = normal operation.
1 = power-down.
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PDF描述
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