參數(shù)資料
型號(hào)： AD9571ACPZLVD-RL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 15/20頁(yè)
文件大?。?/td> 0K
描述： IC PLL CLOCK GEN 25MHZ 40LFCSP
標(biāo)準(zhǔn)包裝： 2,500
類型： 時(shí)鐘發(fā)生器，扇出配送，多路復(fù)用器
PLL： 是
輸入： 晶體
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:10
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 156.25MHz
除法器/乘法器： 是/無(wú)
電源電壓： 2.97 V ~ 3.63 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 40-WFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 40-LFCSP-WQ（6x6）
包裝： 帶卷 (TR)
AD9571
Rev. 0 | Page 4 of 20
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
PLL Noise (125 MHz LVPECL Output)
@ 1 kHz
121
dBc/Hz
33.33 MHz output disabled
@ 10 kHz
127
dBc/Hz
33.33 MHz output disabled
@ 100 kHz
128
dBc/Hz
33.33 MHz output disabled
@ 1 MHz
148
dBc/Hz
33.33 MHz output disabled
@ 10 MHz
152
dBc/Hz
33.33 MHz output disabled
@ 30 MHz
153
dBc/Hz
33.33 MHz output disabled
PLL Noise (100 MHz LVPECL Output)
@ 1 kHz
115
dBc/Hz
33.33 MHz output disabled
@ 10 kHz
121
dBc/Hz
33.33 MHz output disabled
@ 100 kHz
128
dBc/Hz
33.33 MHz output disabled
@ 1 MHz
148
dBc/Hz
33.33 MHz output disabled
@ 10 MHz
150
dBc/Hz
33.33 MHz output disabled
@ 30 MHz
150
dBc/Hz
33.33 MHz output disabled
Phase Noise (33.33 MHz CMOS Output)
@ 1 kHz
131
dBc/Hz
@ 10 kHz
138
dBc/Hz
@ 100 kHz
139
dBc/Hz
@ 1 MHz
151
dBc/Hz
@ 5 MHz
152
dBc/Hz
Phase Noise (25 MHz CMOS Output)
@ 1 kHz
133
dBc/Hz
@ 10 kHz
143
dBc/Hz
@ 100 kHz
147
dBc/Hz
@ 1 MHz
148
dBc/Hz
@ 5 MHz
148
dBc/Hz
Spurious Content1
70
dBc
Dominant amplitude with all outputs active
PLL Figures of Merit
217.5
dBc/Hz
1 When the 33.33 MHz, 100 MHz, and 125 MHz clocks are enabled simultaneously, a worst-case 50 dBc spurious content may be presented on Pin 21 and Pin 22 only.
LVDS CLOCK OUTPUT JITTER
Typical (typ) is given for VS = 3.3 V, TA = 25°C, unless otherwise noted.
Table 2.
Jitter Integration
Bandwidth (Typ)
100 MHz
125 MHz1,
33.33 MHz = Off/On
156.25 MHz
Unit
Test Conditions/Comments
12 kHz to 20 MHz
0.50
0.41/0.77
0.41
ps rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 1 × 33.33 MHz
1.875 MHz to 20 MHz
0.17
ps rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 1 × 33.33 MHz
200 kHz to 10 MHz
0.30
0.24/0.66
ps rms
LVDS output frequency combinations
are 1 × 156.25 MHz, 1 × 100 MHz, 1 ×
125 MHz, 1 × 33.33 MHz
1 The typical 125 MHz rms jitter data collected from the differential pair of Pin 21 and Pin 22, unless otherwise noted.
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PDF描述
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