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參數(shù)資料
| 型號(hào)： | AD9572ACPZPEC-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 4/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL CLOCK GEN 25MHZ 40LFCSP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | 時(shí)鐘發(fā)生器，扇出配送，多路復(fù)用器 |
| PLL： | 是 |
| 輸入： | 晶體 |
| 輸出： | CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:7 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 156.25MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-WFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 40-LFCSP-WQ（6x6） |
| 包裝： | 帶卷 (TR) |
AD9572
Rev. B | Page 12 of 20
50
07
49
8-
0
25
CD
VS
CD
VS
0.22F
VS
CD
50
50
CD
VS
CD
VS
25MHz
CX = 22pF
50
TO CMOS
INPUT
CD = 100nF||10nF
CD
VS
CD
VS
CD
VS
CD
0.22F
VS
CD
VS
CD
VS
CD
VS
TO CMOS
INPUT
AD9572
106M
100M/125M
VS
33M
FREQSEL
106M
VS
GN
D
GND
NC
VS
25M
VS
XO
REFCLK
REFSEL
GND
B
Y
P
A
SS1
TE
S
T
F
O
RCE
_L
O
W
VS
TE
S
T
TE
S
T
VS
156M
100M
/1
25M
BY
P
A
S
2
106M
100M/125M
100M
/125M
156M
VS
127
83
VS
127
83
VS
127
83
VS
127
83
Figure 8. Typical Application Schematic, LPECL Format Outputs, 1 × 25 MHz, 1 × 156.25 MHz, 2 × 125 MHz, and 2 × 106.25 MHz
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VE-BTN-MV-S | CONVERTER MOD DC/DC 18.5V 150W |
| X9410WP24I-2.7 | IC XDCP DUAL 64-TAP 10K 24-DIP |
| X9410WP24I | IC XDCP DUAL 64-TAP 10K 24-DIP |
| D38999/20JD15JD | CONN RCPT 15POS WALL MNT W/SCKT |
| AD9571ACPZPEC-RL | IC PLL CLOCK GEN 25MHZ 40LFCSP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9572-EVALZ-LVD | 制造商:AD 制造商全稱:Analog Devices 功能描述:Fiber Channel/Ethernet Clock Generator IC, PLL Core, Dividers, 7 Clock Outputs |
| AD9572-EVALZ-PEC | 制造商:AD 制造商全稱:Analog Devices 功能描述:Fiber Channel/Ethernet Clock Generator IC, PLL Core, Dividers, 7 Clock Outputs |
| AD9572XCPZLVD | 制造商:Analog Devices 功能描述: |
| AD9572XCPZPEC | 制造商:Analog Devices 功能描述: |
| AD9573 | 制造商:AD 制造商全稱:Analog Devices 功能描述:PCI-Express Clock Generator IC, PLL Core, Dividers, Two Outputs |
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