- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄9665 > AD9577BCPZ-RL (Analog Devices Inc)IC CLK GEN PLL DUAL 40LFCSP PDF資料下載
參數(shù)資料
| 型號： | AD9577BCPZ-RL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 19/44頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN PLL DUAL 40LFCSP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 系列： | PCI Express® (PCIe) |
| 類型： | 扇出緩沖器（分配），網(wǎng)絡(luò)時鐘發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，PCI Express（PCIe），SONET/SDH |
| 輸入： | 時鐘，晶體 |
| 輸出： | LVCMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 637.5MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-WFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 40-LFCSP-WQ（6x6） |
| 包裝： | 帶卷 (TR) |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁當(dāng)前第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁
AD9577
Data Sheet
Rev. 0 | Page 26 of 44
Therefore, to accurately estimate the TJ p-p, separate
measurements of the rms value of the random jitter (RJ rms)
and the peak-to-peak value of the deterministic jitter (DJ p-p)
must be taken. To measure the RJ rms of the clock signal,
integrate the clock phase noise over the desired bandwidth, with
spurs disabled (that is, removed) from the measurement. If the
DJ spurs were included in the measurement, the DJ
contribution would also be multiplied by 14.06 in Equation 2,
leading to a grossly pessimistic estimate of the total jitter. This is
why it is important to measure the integrated jitter with spurs
disabled. Due to the 14.06 factor in Equation 2, the spurious DJ
components on the clock output only have a small impact on
the TJ p-p measurement and, consequently, the system BER
performance. Therefore, it is clear that the DJ component (that
is, the spur) should not be added to the rms value of the random
jitter directly. However, if the phase noise jitter measurement
was preformed with spurs enabled, this is exactly what the
measurement would be reporting. For more background
information, see Fibre Channel, Methodologies for Jitter and
Signal Quality Specification-MJSQ, Rev. 14, June 9, 2004.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| D38999/24FG11PA | CONN RCPT 11POS JAM NUT W/PINS |
| VE-J5J-MW-B1 | CONVERTER MOD DC/DC 36V 100W |
| VE-J4D-MX-F4 | CONVERTER MOD DC/DC 85V 75W |
| LT8500IUHH#PBF | IC PWM GENERATOR 56-QFN |
| VE-J4F-MX-F3 | CONVERTER MOD DC/DC 72V 75W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9577-EVALZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Clock Generator with Dual PLLs |
| AD9578BCPZ | 功能描述:IC PLL CLOCK GEN 20MHZ 48LFCSP 制造商:analog devices inc. 系列:- 包裝:托盤 零件狀態(tài):有效 類型:* PLL:帶旁路 輸入:LVCMOS，LVDS，LVPECL，晶體 輸出:HCSL，LVCMOS，LVDS，LVPECL 電路數(shù):1 比率 - 輸入:輸出:2：5 差分 - 輸入:輸出:是/是 頻率 - 最大值:919MHz 分頻器/倍頻器:是/無 電壓 - 電源:2.375 V ~ 3.63 V 工作溫度:-25°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤，CSP 供應(yīng)商器件封裝:48-LFCSP-VQ（7x7） 標(biāo)準(zhǔn)包裝:1 |
| AD9578BCPZ-REEL7 | 功能描述:IC PLL CLOCK GEN 20MHZ 48LFCSP 制造商:analog devices inc. 系列:- 包裝:剪切帶（CT） 零件狀態(tài):有效 類型:* PLL:帶旁路 輸入:LVCMOS，LVDS，LVPECL，晶體 輸出:HCSL，LVCMOS，LVDS，LVPECL 電路數(shù):1 比率 - 輸入:輸出:2：5 差分 - 輸入:輸出:是/是 頻率 - 最大值:919MHz 分頻器/倍頻器:是/無 電壓 - 電源:2.375 V ~ 3.63 V 工作溫度:-25°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:48-WFQFN 裸露焊盤，CSP 供應(yīng)商器件封裝:48-LFCSP-VQ（7x7） 標(biāo)準(zhǔn)包裝:1 |
| AD95S08KAC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:THYRISTOR MODULE|DOUBLER|HALF-CNTLD|POSITIVE|15V V(RRM)|95A I(T) |
| AD95S08KAF | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:THYRISTOR MODULE|DOUBLER|HALF-CNTLD|POSITIVE|15V V(RRM)|95A I(T) |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。