AVDD = DV
參數(shù)資料
型號(hào): ADF4156BCPZ-RL7
廠商: Analog Devices Inc
文件頁(yè)數(shù): 19/24頁(yè)
文件大?。?/td> 0K
描述: IC PLL FRAC-N FREQ SYNTH 20LFCSP
產(chǎn)品變化通告: Improve Phase Noise Performance
設(shè)計(jì)資源: Low-Noise Microwave fractional-N PLL using active loop filter and RF prescaler (CN0174)
標(biāo)準(zhǔn)包裝: 1,500
類型: 分?jǐn)?shù) N 合成器(RF)
PLL:
輸入: CMOS,TTL
輸出: 時(shí)鐘
電路數(shù): 1
比率 - 輸入:輸出: 2:1
差分 - 輸入:輸出: 是/無(wú)
頻率 - 最大: 6.2GHz
除法器/乘法器: 是/是
電源電壓: 2.7 V ~ 3.3 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 20-VFQFN 裸露焊盤,CSP
供應(yīng)商設(shè)備封裝: 20-LFCSP-VQ
包裝: 帶卷 (TR)
ADF4156
Data Sheet
Rev. E | Page 4 of 24
TIMING SPECIFICATIONS
AVDD = DVDD = 2.7 V to 3.3 V, VP = AVDD to 5.5 V, AGND = DGND = 0 V, TA = TMIN to TMAX, dBm referred to 50 , unless otherwise noted.
Table 2.
Parameter
Limit at TMIN to TMAX (B Version)
Unit
Test Conditions/Comments
t1
20
ns min
LE setup time
t2
10
ns min
DATA to CLOCK setup time
t3
10
ns min
DATA to CLOCK hold time
t4
25
ns min
CLOCK high duration
t5
25
ns min
CLOCK low duration
t6
10
ns min
CLOCK to LE setup time
t7
20
ns min
LE pulse width
Timing Diagram
CLOCK
DATA
LE
DB23 (MSB)
DB22
DB2
t1
t2
t3
t7
t6
t4
t5
DB0 (LSB)
(CONTROL BIT C1)
DB1
(CONTROL BIT C2)
05863-
002
Figure 2. Timing Diagram
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PDF描述
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