Switching Characteristics specify how the processor changes its signals. You have no control over this timing—circuitry" />
參數(shù)資料
型號(hào)： ADSP-21065LCSZ-240
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 6/44頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 208-MQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 主機(jī)接口，串行端口
時(shí)鐘速率： 60MHz
非易失內(nèi)存： 外部
芯片上RAM： 64kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-MQFP（28x28）
包裝： 托盤(pán)
其它名稱(chēng)： ADS-P21065LCSZ240
ADS-P21065LCSZ240-ND
REV. C
ADSP-21065L
–14–
Switching Characteristics specify how the processor changes its signals. You have no control over this timing—circuitry external to the
processor must be designed for compatibility with these signal characteristics. Switching characteristics tell you what the processor
will do in a given circumstance. You can also use switching characteristics to ensure that any timing requirement of a device con-
nected to the processor (such as memory) is satisfied.
Timing Requirements apply to signals that are controlled by circuitry external to the processor, such as the data input for a read opera-
tion. Timing requirements guarantee that the processor operates correctly with other devices.
(O/D) = Open Drain
(A/D) = Active Drive
66 MHz
60 MHz
Parameter
Min
Max
Min
Max
Unit
Clock Input
Timing Requirements:
tCK
CLKIN Period
30.00
100
33.33
100
ns
tCKL
CLKIN Width Low
7.0
ns
tCKH
CLKIN Width High
5.0
ns
tCKRF
CLKIN Rise/Fall (0.4 V–2.0 V)
3.0
ns
CLKIN
tCKH
tCK
tCKL
Figure 7. Clock Input
Parameter
Min
Max
Unit
Reset
Timing Requirements:
tWRST
RESET Pulsewidth Low1
2 tCK
ns
tSRST
RESET Setup Before CLKIN High2
23.5 + 24 DT tCK
ns
NOTES
1Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 3000 CLKIN cycles while
RESET is
low, assuming stable VDD and CLKIN (not including start-up time of external clock oscillator).
2Only required if multiple ADSP-2106xs must come out of reset synchronous to CLKIN with program counters (PC) equal (i.e., for a SIMD system). Not required
for multiple ADSP-2106xs communicating over the shared bus (through the external port), because the bus arbitration logic synchronizes itself automatically after
reset.
CLKIN
RESET
tWRST
tSRST
Figure 8. Reset
Parameter
Min
Max
Unit
Interrupts
Timing Requirements:
tSIR
IRQ2-0 Setup Before CLKIN High or Low1
11.0 + 12 DT
ns
tHIR
IRQ2-0 Hold Before CLKIN High or Low1
0.0 + 12 DT
ns
tIPW
IRQ2-0 Pulsewidth2
2.0 + tCK/2
ns
NOTES
1Only required for
IRQx recognition in the following cycle.
2Applies only if t
SIR and tHIR requirements are not met.
相關(guān)PDF資料
PDF描述
TAP225M050CRW CAP TANT 2.2UF 50V 20% RADIAL
VE-B1J-CX-B1 CONVERTER MOD DC/DC 36V 75W
GEC08DRTH-S13 CONN EDGECARD 16POS .100 EXTEND
ADSP-21065LKSZ-264 IC DSP CONTROLL 544KBIT 208-MQFP
GEC06DRES-S13 CONN EDGECARD 12POS .100 EXTEND
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參數(shù)描述
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ADSP-21065LKCA-264 功能描述:IC DSP CTLR 32BIT 196CSPBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類(lèi)型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類(lèi)型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤(pán)
ADSP-21065LKCAZ240 功能描述:IC DSP CTLR 32BIT 196CSPBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:SHARC® 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類(lèi)型:定點(diǎn) 接口:I²C，McASP，McBSP 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類(lèi)型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤(pán) 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
ADSP-21065LKCAZ-240 制造商:Analog Devices 功能描述:DSP SEMICONDUCTOR ((NS))
ADSP-21065LKCAZ240 制造商:Analog Devices 功能描述:IC 32-BIT DSP
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