Serial Ports Table 19 and Figure 18 describe SPORT transmit and receive operations, while Figure 19 and Figure 20 descri" />
參數(shù)資料
型號(hào)： ADSP-2191MBCAZ-140
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 27/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 144MBGA
標(biāo)準(zhǔn)包裝： 1
系列： ADSP-21xx
類型： 定點(diǎn)
接口： 主機(jī)接口，SPI，SSP，UART
時(shí)鐘速率： 140MHz
非易失內(nèi)存： 外部
芯片上RAM： 160kB
電壓 - 輸入/輸出： 3.00V，3.30V
電壓 - 核心： 2.50V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LFBGA
供應(yīng)商設(shè)備封裝： 144-迷你型BGA
包裝： 托盤(pán)
–33–
REV. A
ADSP-2191M
Serial Ports
Table 19 and Figure 18 describe SPORT transmit and receive
operations, while Figure 19 and Figure 20 describe SPORT
Frame Sync operations.
Table 19. Serial Ports1, 2
Parameter
Min
Max
Unit
External Clock Timing Requirements
t
SFSE
TFS/RFS Setup Before TCLK/RCLK3
4ns
t
HFSE
TFS/RFS Hold After TCLK/RCLK3
4ns
t
SDRE
Receive Data Setup Before RCLK3
1.5
ns
t
HDRE
Receive Data Hold After RCLK3
4ns
t
SCLKW
TCLK/RCLK Width
0.5t
HCLK –1
ns
t
SCLK
TCLK/RCLK Period
2t
HCLK
ns
Internal Clock Timing Requirements
t
SFSI
TFS Setup Before TCLK4; RFS Setup Before RCLK3
4ns
t
HFSI
TFS/RFS Hold After TCLK/RCLK3
3ns
t
SDRI
Receive Data Setup Before RCLK3
2ns
t
HDRI
Receive Data Hold After RCLK
3
5ns
External or Internal Clock Switching Characteristics
t
DFSE
TFS/RFS Delay After TCLK/RCLK (Internally
Generated FS)4
14
ns
t
HOFSE
TFS/RFS Hold After TCLK/RCLK (Internally
Generated FS)
4
3ns
External Clock Switching Characteristics
t
DDTE
Transmit Data Delay After TCLK
4
13.4
ns
t
HDTE
Transmit Data Hold After TCLK4
4ns
Internal Clock Switching Characteristics
t
DDTI
Transmit Data Delay After TCLK4
13.4
ns
t
HDTI
Transmit Data Hold After TCLK4
4ns
t
SCLKIW
TCLK/RCLK Width
0.5t
HCLK –3.5
0.5t
HCLK +2.5
ns
Enable and Three-State5 Switching Characteristics
t
DTENE
Data Enable from External TCLK
4
012.1
ns
t
DDTTE
Data Disable from External TCLK
4
13
ns
t
DTENI
Data Enable from Internal TCLK
4
013
ns
t
DDTTI
Data Disable from External TCLK4
12
ns
External Late Frame Sync Switching Characteristics
t
DDTLFSE
Data Delay from Late External TFS with MCE = 1, MFD = 06, 7
10.5
ns
t
DTENLFSE
Data Enable from Late FS or MCE = 1, MFD = 06, 7
3.5
ns
1To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed: 1) frame sync delay
and frame sync setup-and-hold, 2) data delay and data setup-and-hold, and 3) SCLK width.
2Word selected timing for I2S mode is the same as TFS/RFS timing (normal framing only).
3Referenced to sample edge.
4Referenced to drive edge.
5Only applies to SPORT0/1.
6MCE=1, TFS enable, and TFS valid follow t
DDTENFS and tDDTLFSE.
7If external RFSD/TFS setup to RCLK/TCLK>0.5t
LSCK, tDDTLSCK and tDTENLSCK apply; otherwise tDDTLFSE and tDTENLFS apply.
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ADSP-2191MKCAZ-160 功能描述:IC DSP CONTROLLER 16BIT 144MBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號(hào)處理器） 系列:ADSP-21xx 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點(diǎn) 接口:I²C，McASP，McBSP 時(shí)鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤(pán) 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA
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