參數(shù)資料
型號(hào): ADSP-BF504KCPZ-4
廠商: Analog Devices Inc
文件頁(yè)數(shù): 39/80頁(yè)
文件大?。?/td> 0K
描述: IC CCD SIGNAL PROCESSOR 88LFCSP
視頻文件: Blackfin? BF50x Processor Family
標(biāo)準(zhǔn)包裝: 1
系列: Blackfin®
類(lèi)型: 定點(diǎn)
接口: CAN,EBI/EMI,I²C,IrDA,PPI,SPI,SPORT,UART/USART
時(shí)鐘速率: 400MHz
非易失內(nèi)存: 外部
芯片上RAM: 68kB
電壓 - 輸入/輸出: 1.8V,2.5V,3.3V
電壓 - 核心: 1.31V
工作溫度: 0°C ~ 70°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 88-VFQFN 裸露焊盤(pán),CSP
供應(yīng)商設(shè)備封裝: 88-LFCSP(12x12)
包裝: 托盤(pán)
Rev. A
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July 2011
ADSP-BF504/ADSP-BF504F/ADSP-BF506F
Timer Cycle Timing
Table 37 and Figure 26 describe timer expired operations. The
input signal is asynchronous in “width capture mode” and
“external clock mode” and has an absolute maximum input fre-
quency of (fSCLK/2) MHz.
Table 37. Timer Cycle Timing
Parameter
V
DDEXT = 1.8 V
V
DDEXT = 2.5 V/3.3 V
Min
Max
Min
Max
Unit
Timing Requirements
tWL
Timer Pulse Width Input Low
(Measured In SCLK Cycles)
1
1 × tSCLK
ns
tWH
Timer Pulse Width Input High
(Measured In SCLK Cycles)1
1 × tSCLK
ns
tTIS
Timer Input Setup Time Before CLKOUT Low
2
10
8
ns
tTIH
Timer Input Hold Time After CLKOUT Low
–2
ns
Switching Characteristics
tHTO
Timer Pulse Width Output
(Measured In SCLK Cycles)
1 × tSCLK – 2.0
(232–1) × tSCLK
1 × tSCLK – 1.5
(232–1) × tSCLK
ns
tTOD
Timer Output Update Delay After CLKOUT High
6
ns
1 The minimum pulse widths apply for TMRx signals in width capture and external clock modes. They also apply to the PG0 or PPI_CLK signals in PWM output mode.
2 Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize programmable flag inputs.
Figure 26. Timer Cycle Timing
CLKOUT
TMRx OUTPUT
TMRx INPUT
tTIS
tTIH
tWH,tWL
tTOD
tHTO
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PDF描述
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參數(shù)描述
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