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參數(shù)資料
| 型號(hào)： | ADUC7128BSTZ126 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 43/92頁 |
| 文件大小： | 0K |
| 描述： | IC DAS MCU ARM7 ADC/DDS 64-LQFP |
| 產(chǎn)品培訓(xùn)模塊： | Direct Digital Synthesis Tutorial Series (1 of 7): Introduction |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | MicroConverter® ADuC7xxx |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 41.78MHz |
| 連通性： | I²C，SPI，UART/USART |
| 外圍設(shè)備： | PLA，POR，PWM，PSM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 28 |
| 程序存儲(chǔ)器容量： | 126KB（63K x 16） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 8K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 10x12b; D/A 1x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 125°C |
| 封裝/外殼： | 64-LQFP |
| 包裝： | 托盤 |
| 配用： | EVAL-ADUC7128QSPZ-ND - KIT DEV FOR ADUC7128 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁當(dāng)前第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁
ADuC7128/ADuC7129
Rev. 0 | Page 48 of 92
Comparator Interface
The comparator interface consists of a 16-bit MMR, CMPCON, described in Table 57.
Table 57. CMPCON MMR Bit Designations
Bit
Value
Name
Description
15:11
Reserved.
10
CMPEN
Comparator Enable Bit.
Set by user to enable the comparator.
Cleared by user to disable the comparator.
Note: A comparator interrupt is generated on the enable of the comparator. This should be cleared in the
user software.
Comparator Negative Input Select Bits.
00
AVDD/2.
01
ADC3 input.
10
VREF × 0.6.
9:8
11
CMPIN
Reserved.
Comparator Output Configuration Bits.
00
IRQ and PLA connections disabled.
01
IRQ and PLA connections disabled.
10
PLA connections enabled.
7:6
11
CMPOC
IRQ connections enabled.
5
CMPOL
Comparator Output Logic State Bit.
When low, the comparator output is high when the positive input (CMP0) is above the negative
input (CMP1).
When high, the comparator output is high when the positive input is below the negative input.
Response Time.
00
5 μs response time typical for large signals (2.5 V differential).
17 μs response time typical for small signals (0.65 mV differential).
01
Reserved.
10
Reserved.
4:3
11
CMPRES
3 μs response time typical for any signal type.
2
CMPHYST
Comparator Hysteresis Bit.
Set by user to have a hysteresis of about 7.5 mV.
Cleared by user to have no hysteresis.
1
CMPORI
Comparator Output Rising Edge Interrupt.
Set automatically when a rising edge occurs on the monitored voltage (CMP0).
Cleared by user by writing a 1 to this bit.
0
CMPOFI
Comparator Output Falling Edge Interrupt.
Set automatically when a falling edge occurs on the monitored voltage (CMP0).
Cleared by user.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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