參數(shù)資料
型號(hào)： AGLN250V2-QN100
元件分類： FPGA
英文描述： FPGA, PBCC100
封裝： 8 X 8 MM, 0.85 HEIGHT, 0.50 MM PITCH, QFN-100
文件頁(yè)數(shù)： 37/114頁(yè)
文件大?。?/td> 3991K
代理商： AGLN250V2-QN100
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IGLOO nano DC and Switching Characteristics
Ad vance v0.2
2-15
User I/O Characteristics
Timing Model
Figure 2-3 Timing Model
Operating Conditions: STD Speed, Commercial Temperature Range (TJ = 70°C), Worst-Case
VCC = 1.425 V, for DC 1.5 V Core Voltage, Applicable to V2 and V5 Devices
DQ
Y
DQ
Y
Combinational Cell
I/O Module
(Registered)
I/O Module
(Non-Registered)
Register Cell
I/O Module
(Registered)
I/O Module
(Non-Registered)
LVCMOS 2.5V Output Drive
Strength = 8 mA High Slew Rate
Input LVCMOS 2.5 V
LVCMOS 1.5 V
LVTTL 3.3 V Output drive
strength = 8 mA High slew rate
Y
Combinational Cell
Y
Combinational Cell
Y
Combinational Cell
I/O Module
(Non-Registered)
LVTTL Output drive strength = 8 mA
High slew rate
I/O Module
(Non-Registered)
LVCMOS 1.5 V Output drive strength = 2 mA
High slew rate
LVTTL Output drive strength = 4 mA
High slew rate
I/O Module
(Non-Registered)
Input LVTTL
Clock
Input LVTTL
Clock
Input LVTTL
Clock
tPD = 1.18 ns
tPD = 0.90 ns
tDP = 1.99 ns
tPD = 1.60 ns
tDP = 2.35 ns
tPD = 1.17 ns
tDP = 1.96 ns
tPD = 0.87 ns
tDP = 2.65 ns
tPD = 0.91 ns
tPY = 0.85 ns
tCLKQ = 0.89 ns
tOCLKQ = 1.00 ns
tSUD = 0.81 ns
tOSUD = 0.51 ns
tDP = 1.96 ns
tPY = 0.85 ns
tPY = 1.15 ns
tCLKQ = 0.89 ns
tSUD = 0.81 ns
tPY = 0.85 ns
tICLKQ = 0.42 ns
tISUD = 0.47 ns
tPY = 1.06 ns
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PDF描述
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