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參數(shù)資料
| 型號： | Am70PDL127CDH66IS |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | 2 x 64 Megabit (8 M x 16-Bit) CMOS 3.0 Volt-Only Page Mode Flash Memory Data Storage 128 Megabit (8 M x 16-Bit) CMOS |
| 中文描述： | 2 × 64兆位（8米× 16位）的CMOS 3.0伏特，只有頁面模式閃存數(shù)據(jù)存儲128兆位（8米× 16位）的CMOS |
| 文件頁數(shù)： | 66/127頁 |
| 文件大?。?/td> | 849K |
| 代理商： | AM70PDL127CDH66IS |
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64
Am70PDL127CDH/Am70PDL129CDH
November 24, 2003
A D V A N C E I N F O R M A T I O N
FLASH AC CHARACTERISTICS
Erase and Program Operations
Notes:
1. Not 100% tested.
2. See the “Flash Erase And Programming Performance” section for more information.
Parameter
Speed
JEDEC
Std
Description
66
85
Unit
t
AVAV
t
WC
Write Cycle Time (Note 1)
Min
65
85
ns
t
AVWL
t
AS
Address Setup Time
Min
0
ns
t
ASO
Address Setup Time to OE# low during toggle bit polling
Min
15
ns
t
WLAX
t
AH
Address Hold Time
Min
35
ns
t
AHT
Address Hold Time From CE#1f or OE# high
during toggle bit polling
Min
0
ns
t
DVWH
t
DS
Data Setup Time
Min
30
ns
t
WHDX
t
DH
Data Hold Time
Min
0
ns
t
OEPH
Output Enable High during toggle bit polling
Min
10
ns
t
GHWL
t
GHWL
Read Recovery Time Before Write
(OE# High to WE# Low)
Min
0
ns
t
WLEL
t
WS
WE# Setup Time (CE#f1 to WE#)
Min
0
ns
t
ELWL
t
CS
CE#f1 Setup Time
Min
0
ns
t
EHWH
t
WH
WE# Hold Time (CE#f1 to WE#)
Min
0
ns
t
WHEH
t
CH
CE#f1 Hold Time
Min
0
ns
t
WLWH
t
WP
Write Pulse Width
Min
40
ns
t
WHDL
t
WPH
Write Pulse Width High
Min
25
ns
t
SR/W
Latency Between Read and Write Operations
Min
0
ns
t
WHWH1
t
WHWH1
Programming Operation (Note 2)
Word
Typ
6
μs
t
WHWH1
t
WHWH1
Accelerated Programming Operation,
Word or Byte (Note 2)
Typ
4
μs
t
WHWH2
t
WHWH2
Sector Erase Operation (Note 2)
Typ
0.5
sec
t
VCS
V
CC
Setup Time (Note 1)
Min
50
μs
t
RB
Write Recovery Time from RY/BY#
Min
0
ns
t
BUSY
Program/Erase Valid to RY/BY# Delay
Max
90
ns
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