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參數(shù)資料
| 型號(hào)： | AMD-751 |
| 廠商： | Advanced Micro Devices, Inc. |
| 英文描述： | System Bus, System Memory Controller, AGP Controller, and PCI Bus Controller(系統(tǒng)總線、系統(tǒng)存儲(chǔ)器控制器、AGP控制器和PCI總線控制器) |
| 中文描述： | 系統(tǒng)總線，系統(tǒng)內(nèi)存控制器，AGP控制器和PCI總線控制器（系統(tǒng)總線，系統(tǒng)存儲(chǔ)器控制器，AGP接口控制器和的PCI總線控制器） |
| 文件頁(yè)數(shù)： | 231/236頁(yè) |
| 文件大?。?/td> | 3578K |
| 代理商： | AMD-751 |
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Index
209
21910D
—
August 1999
Preliminary Information
Low Voltage Transistor Transistor
Logic (LVTTL). . . . . . . . . . . . . . . . . . . . . . . See LVTTL
LRU (least-recently used) . . . . . . . . . . . . . . . . . . . . . xxiii
,
109
LSB (least significant bit) . . . . . . . . . . . . . . . . . . . . . . xxiii
,
57
LVTTL (low voltage transistor transistor logic). . . . . . . . xxiii
M
MA (memory address) . . . . . . . . . . . . . . . . . . . . . . . . . xxiii
,
79
MA[13:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
MAdA[14:0]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
MAdB[14:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Master Abort Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Maximum Request Depth . . . . . . . . . . . . . . . . . . . . . . . . . . 161
MCKE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72
,
74
MCKE[2:0]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
,
31
,
33
MCT (memory controller) . . . . . . . . . xxiii
,
12
,
63
–
67
,
74
,
94
Blocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
MD (memory data) . . . . . . . . . . . . . . . . . . . . . . . . . . . . xxiii
,
79
MDA (monochrome display adapter) . . . . . . . . . . . . xxiii
,
155
MDAT[63:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
MDP (memory data path) . . . . . . . . . . . . . . . . . . .xxiii
,
67
,
69
MECCD[7:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Memory . . . . . . . . . . . . . . . . . . . . . . . . . . xx
,
2
–
4
,
47
,
139
–
140
AGP Write Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
Base . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
–
173
Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Controller (MCT). . . . . . . . . . . . . . . . . . . . . . . . . . See MCT
Data Path (MDP). . . . . . . . . . . . . . . . . . . . . . . . . . . See MDP
Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
DOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
High Speed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
Limit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
–
173
Main . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
Memory-Mapped Control Registers . . . . . . . . . . . . . . . . 140
Memory-to-AGP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Mixing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
PCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Queue Arbiter (MQA). . . . . . . . . . . . . . . . . . . . . . See MQA
Read Queues (MRQ) . . . . . . . . . . . . . . . . . . . . . . . See MRQ
Read Queues (MRQ). . . . . . . . . . . . . . . . . . . . . . . . See MRQ
Request Arbiter (MRA). . . . . . . . . . . . . . . . . . . . . See MRA
Request Organizer (MRO). . . . . . . . . . . . . . . . . . . See MRO
Request Scheduler (MRS). . . . . . . . . . . . . . . . . . . See MRS
SDRAM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
AGP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Write Queues (MWQ). . . . . . . . . . . . . . . . . . . . . . .See MWQ
Write Selector (MWS). . . . . . . . . . . . . . . . . . . . . .See MWS
Write-and-Invalidate Command (Device 0) . . . . . . . . . . 135
Write-and-Invalidate Command (Device 1) . . . . . . . . . . 166
Memory Address (MA). . . . . . . . . . . . . . . . . . . . . . . . . See MA
Memory Data (MD). . . . . . . . . . . . . . . . . . . . . . . . . . . . See MD
Monochrome Display Adapter (MDA). . . . . . . . . . . See MDA
Most Significant Bit (MSB). . . . . . . . . . . . . . . . . . . . See MSB
MQA (memory queue arbiter). . . . . . . . . . . . . . . .xxiii
,
63
,
65
Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
MRA (memory request arbiter). . . . . . . . . . . . . . .xxiii
,
67
–
69
MRF (memory read FIFO) . . . . . . . . . . . . . . . . . . . . . . . xxiii
,
2
MRL (memory read line) . . . . . . . . . . . . . . . . . . . . . .xxiii
,
4
,
9
MRM (memory read multiple) . . . . . . . . . . . . . . . . . xxiii
,
4
,
9
MRO (memory request organizer) . . . . . . . . . xxiii
,
2
,
12
,
53
,
. . . . . . . . . . . . . . . . . . . . . 63
–
64
,
66
,
82
,
86
,
154
,
156
Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
MRQ (memory read queues). . . . . . . . . . . . . . . . . .xxiii
,
2
,
53
,
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
–
65
,
69
,
154
MRS (memory request scheduler) . . . . . . . . . . . . xxiii
,
65
–
66
MSB (most significant bit) . . . . . . . . .xxiii
,
46
,
48
,
50
–
51
,
75
MTRR (memory type and range registers) . . . . . . . . xxiii
,
75
Multiple Page Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Multiplexer (MUX). . . . . . . . . . . . . . . . . . . . . . . . . . See MUX
MUX (multiplexer) . . . . . . . . . . . . . . . . . . . . . xxiii
,
57
–
58
,
67
MWF (memory write FIFO) . . . . . . . . . . . . . . . . . . xxiii
,
2
,
84
MWI (memory write-and-invalidate) . . . . . . . . . . . .xxiii
,
4
,
9
,
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
,
166
MWQ (memory write queue) . . . xxiii
,
2
,
53
,
63
–
66
,
69
,
154
MWS (memory write selector) . . . . . . . . . . . . . . . xxiii
,
63
,
66
N
NAND tree . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
,
43
NMI (non-maskable interrupt) . . . . . . . . . . . . . . . . . . xxiii
,
28
Non-Maskable Interrupt (NMI). . . . . . . . . . . . . . . . . See NMI
O
OD (Open Drain). . . . . . . . . . . . . . . . . . . . . . . See Open Drain
Open Drain . . . . . . . . . . . . . . . . . . . . . . . . . .xxiii
,
7
,
13
,
28
,
58
Operating
Ranges. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Operation, Functional . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Ordering Rules, AGP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
P
PA (physical address) . . . . . . . . . . . . . . . . . . xxiv
,
48
,
51
,
106
Package. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Specifications. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
,
207
Type. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Page
Directory Entry (PDE). . . . . . . . . . . . . . . . . . . . . . . See PDE
Directory Table (PDT). . . . . . . . . . . . . . . . . . . . . . . See PDT
Hit (PH). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . See PH
Table Entry (PTE). . . . . . . . . . . . . . . . . . . . . . . . . . See PTE
Tables (PT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . See PT
Translation Structures. . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Page Directory Entry (PDE). . . . . . . . . . . . . . . . . . . . See PDE
PAR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Parity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
–
136
,
167
,
171
Enable. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
Error Detected . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
,
167
Error Response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
PBGA (plastic ball grid array) . . . . . . . . . . xxiv
,
1
,
7
,
13
,
207
PC-100 SDRAM DIMMs. . . . . . . . . . 1
,
3
,
8
,
14
,
63
,
71
,
76
–
77
PCI (peripheral component interconnect) . . . . . . . xxiv
,
1
–
2
,
. . . . . . . . . . . . . . . .4
–
5
,
7
–
8
,
50
,
52
–
53
,
63
,
155
,
158
Header Type (Device 0). . . . . . . . . . . . . . . . . . . . . . . . . . 138
Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Parity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Targets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
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