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參數(shù)資料
| 型號： | AMD-K6-2E+/400ATZ |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 400 MHz, RISC PROCESSOR, CPGA321 |
| 封裝： | STAGGERED, CERAMIC, PGA-321 |
| 文件頁數(shù)： | 144/368頁 |
| 文件大?。?/td> | 5669K |
| 代理商： | AMD-K6-2E+/400ATZ |
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206
Cache Organization
Chapter 9
AMD-K6-2E+ Embedded Processor Data Sheet
23542A/0—September 2000
Preliminary Information
Figure 82. L1 and L2 Cache Organization for the AMD-K6-2E+ Processor
The processor cache design takes advantage of a sectored
organization (See Figure 83). Each sector consists of 64 bytes
configured as two 32-byte cache lines. The two cache lines of a
sector share a common tag but have separate MESI (modified,
exclusive, shared, invalid) bits that track the state of each cache
line.
Processor
Core
System Bus
Interface Unit
128-Entry TLB
64-Entry TLB
State
Bit
Tag
RAM
Way 0
Way 1
State
Bit
Tag
RAM
32-Kbyte L1 Instruction Cache
32-Kbyte L1 Data Cache
Pre-Decode Instruction Cache
MESI
Bits
Tag
RAM
Way 0
Way 1
MESI
Bits
Tag
RAM
128-Kbyte L2 Cache
MESI
Bits
Tag
RAM
Way 0
Way 1
MESI
Bits
Tag
RAM
MESI
Bits
Tag
RAM
Way 2
Way 3
MESI
Bits
Tag
RAM
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PDF描述 |
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參數(shù)描述 |
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