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參數(shù)資料
| 型號： | AMD-K6-2E+/400ATZ |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 400 MHz, RISC PROCESSOR, CPGA321 |
| 封裝： | STAGGERED, CERAMIC, PGA-321 |
| 文件頁數(shù)： | 170/368頁 |
| 文件大?。?/td> | 5669K |
| 代理商： | AMD-K6-2E+/400ATZ |
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Chapter 10
Write Merge Buffer
229
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
10
Write Merge Buffer
The AMD-K6-2E+ processor contains an 8-byte write merge
buffer that allows the processor to conditionally combine data
from multiple noncacheable write cycles into this merge buffer.
The merge buffer operates in conjunction with the Memory
Type Range Registers (MTRRs). Refer to “Memory Type Range
Registers” on page 231 for a description of the MTRRs.
Merging multiple write cycles into a single write cycle reduces
processor bus utilization and processor stalls, thereby
increasing the overall system performance.
10.1
EWBE# Control
The presence of the merge buffer creates the potential to
perform out-of-order write cycles relative to the processor’s
caches. In general, the ordering of write cycles that are driven
externally on the system bus and those that hit the processor’s
cache can be controlled by the EWBE# signal. See “EWBE#
information.
If EWBE# is sampled negated, the processor delays the
commitment of write cycles to cache lines in the modified state
or exclusive state in the processor’s caches. Therefore, the
system logic can enforce strong ordering by negating EWBE#
until the external write cycle is complete, thereby ensuring that
a subsequent write cycle that hits a cache does not complete
ahead of the external write cycle.
However, the addition of the write merge buffer introduces the
potential for out-of-order write cycles to occur between writes
to the merge buffer and writes to the processor’s caches.
Because these writes occur entirely within the processor and
are not sent out to the processor bus, the system logic is not able
to enforce strong ordering with the EWBE# signal.
The EWBE# control (EWBEC) bits in the EFER register provide
a mechanism for enforcing three different levels of write
ordering in the presence of the write merge buffer:
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMIS-734512 | PHOTO DIODE |
| AMIS-734256 | PHOTO DIODE |
| AMPTCFGP1VTR | KEYPAD SWITCH, SPST, MOMENTARY-TACTILE, 0.05A, 12VDC, 2.06 N, SURFACE MOUNT-STRAIGHT |
| AN17821A | SPECIALTY TELECOM CIRCUIT, PSFM12 |
| AN6651-T6B-K | DISK DRIVE MOTOR CONTROLLER, PSFM4 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AMDK6300AFR66 | 制造商:AMD 功能描述:* |
| AMD-K6E/233AFR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| AMD-K6E/266AFR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| AMD-K6-III | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:AMD-K6-III - AMD-K6-III Processor Data Sheet |
| AMD-K6-III/400AFR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
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