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參數(shù)資料
| 型號： | AMD-K6-2E+/400ATZ |
| 廠商： | ADVANCED MICRO DEVICES INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 400 MHz, RISC PROCESSOR, CPGA321 |
| 封裝： | STAGGERED, CERAMIC, PGA-321 |
| 文件頁數(shù)： | 89/368頁 |
| 文件大?。?/td> | 5669K |
| 代理商： | AMD-K6-2E+/400ATZ |
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Chapter 7
Bus Cycles
157
23542A/0—September 2000
AMD-K6-2E+ Embedded Processor Data Sheet
Preliminary Information
sampled asserted). If the last BRDY# is not sampled asserted,
the processor enters the Pipeline Data state.
If the processor samples the last BRDY# asserted in this state, it
determines if a bus transition is required between the current
bus cycle and the pipelined bus cycle. A bus transition is
required when the data bus direction changes between bus
cycles, such as a memory write cycle followed by a memory read
cycle. If a bus transition is required, the processor enters the
Transition state for one clock to prevent data bus contention. If
a bus transition is not required, the processor enters the Data
state.
The processor does not transition to the Data-NA# Requested
state from the Pipeline Address state because the processor
does not begin sampling NA# until it has exited the Pipeline
Address state.
Pipeline Data
Two bus cycles are executing concurrently in this state. The
processor cannot issue any additional bus cycles until the
current bus cycle is completed. The processor drives the data
bus during write cycles or expects data to be returned during
read cycles for the current bus cycle until the last BRDY# of the
current bus cycle is sampled asserted.
If the processor samples the last BRDY# asserted in this state, it
determines if a bus transition is required between the current
bus cycle and the pipelined bus cycle. If the bus transition is
required, the processor enters the Transition state for one clock
to prevent data bus contention. If a bus transition is not
required, the processor enters the Data state (NA# was not
sampled asserted) or the Data-NA# Requested state (NA# was
sampled asserted).
Transition
The processor enters this state for one clock during data bus
transitions and enters the Data state on the next clock edge if
NA# is not sampled asserted. The sole purpose of this state is to
avoid bus contention caused by bus transitions during pipeline
operation.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AMIS-734512 | PHOTO DIODE |
| AMIS-734256 | PHOTO DIODE |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AMDK6300AFR66 | 制造商:AMD 功能描述:* |
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| AMD-K6E/266AFR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
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| AMD-K6-III/400AFR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:32-Bit Microprocessor |
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