參數(shù)資料
型號： C8051F920-GM
廠商： Silicon Laboratories Inc
文件頁數(shù)： 132/330頁
文件大?。?/td> 0K
描述： IC 8051 MCU 32K FLASH 32-QFN
產(chǎn)品培訓模塊： C8051F9xx Lower Power MCUs
Serial Communication Overview
視頻文件： Designing for Low Power Operation
特色產(chǎn)品： C8051F91x/0x MCU Series Development Kit
標準包裝： 73
系列： C8051F9xx
核心處理器： 8051
芯體尺寸： 8-位
速度： 25MHz
連通性： SMBus（2 線/I²C），SPI，UART/USART
外圍設備： 欠壓檢測/復位，POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 24
程序存儲器容量： 32KB（32K x 8）
程序存儲器類型： 閃存
RAM 容量： 4.25K x 8
電壓 - 電源 (Vcc/Vdd)： 0.9 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 23x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 32-VFQFN 裸露焊盤
包裝： 托盤
產(chǎn)品目錄頁面： 625 (CN2011-ZH PDF)
配用： 336-1473-ND - KIT DEV C8051F920,F921,F930,F931
其它名稱： 336-1470
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Rev. 1.4
217
C8051F93x-C8051F92x
21.1. Port I/O Modes of Operation
Port pins P0.0–P2.6 use the Port I/O cell shown in Figure 21.2. Each Port I/O cell can be configured by
software for analog I/O or digital I/O using the PnMDIN registers. On reset, all Port I/O cells default to a dig-
ital high impedance state with weak pull-ups enabled.
21.1.1. Port Pins Configured for Analog I/O
Any pins to be used as Comparator or ADC input, external oscillator input/output, or AGND, VREF, or Cur-
rent Reference output should be configured for analog I/O (PnMDIN.n = 0). When a pin is configured for
analog I/O, its weak pullup and digital receiver are disabled. In most cases, software should also disable
the digital output drivers. Port pins configured for analog I/O will always read back a value of 0 regardless
of the actual voltage on the pin.
Configuring pins as analog I/O saves power and isolates the Port pin from digital interference. Port pins
configured as digital inputs may still be used by analog peripherals; however, this practice is not recom-
mended and may result in measurement errors.
21.1.2. Port Pins Configured For Digital I/O
Any pins to be used by digital peripherals (UART, SPI, SMBus, etc.), external digital event capture func-
tions, or as GPIO should be configured as digital I/O (PnMDIN.n = 1). For digital I/O pins, one of two output
modes (push-pull or open-drain) must be selected using the PnMDOUT registers.
Push-pull outputs (PnMDOUT.n = 1) drive the Port pad to the VDD/DC+ or GND supply rails based on the
output logic value of the Port pin. Open-drain outputs have the high side driver disabled; therefore, they
only drive the Port pad to GND when the output logic value is 0 and become high impedance inputs (both
high and low drivers turned off) when the output logic value is 1.
When a digital I/O cell is placed in the high impedance state, a weak pull-up transistor pulls the Port pad to
the VDD/DC+ supply voltage to ensure the digital input is at a defined logic state. Weak pull-ups are dis-
abled when the I/O cell is driven to GND to minimize power consumption and may be globally disabled by
setting WEAKPUD to 1. The user must ensure that digital I/O are always internally or externally pulled or
driven to a valid logic state. Port pins configured for digital I/O always read back the logic state of the Port
pad, regardless of the output logic value of the Port pin.
Figure 21.2. Port I/O Cell Block Diagram
GND
VDD/DC+
(WEAK)
PORT
PAD
To/From Analog
Peripheral
PnMDIN.x
(1 for digital)
(0 for analog)
Pn.x – Output
Logic Value
(Port Latch or
Crossbar)
XBARE
(Crossbar
Enable)
Pn.x – Input Logic Value
(Reads 0 when pin is configured as an analog I/O)
PnMDOUT.x
(1 for push-pull)
(0 for open-drain)
WEAKPUD
(Weak Pull-Up Disable)
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