參數(shù)資料
型號: C8051T600SDB
廠商: Silicon Laboratories Inc
文件頁數(shù): 169/188頁
文件大小: 0K
描述: BOARD SOCKET DAUGHTER SOIC
標準包裝: 1
模塊/板類型: SOIC 插座模塊
適用于相關(guān)產(chǎn)品: C8051T600DK
其它名稱: 336-1405
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Rev. 1.2
81
C8051T600/1/2/3/4/5/6
17.1. MCU Interrupt Sources and Vectors
The C8051T600/1/2/3/4/5/6 MCUs support 12 interrupt sources. Software can simulate an interrupt by set-
ting an interrupt-pending flag to logic 1. If interrupts are enabled for the flag, an interrupt request will be
generated and the CPU will vector to the ISR address associated with the interrupt-pending flag. MCU
interrupt sources, associated vector addresses, priority order and control bits are summarized in
Table 17.1. Refer to the datasheet section associated with a particular on-chip peripheral for information
regarding valid interrupt conditions for the peripheral and the behavior of its interrupt-pending flag(s).
17.1.1. Interrupt Priorities
Each interrupt source can be individually programmed to one of two priority levels: low or high. A low prior-
ity interrupt service routine can be preempted by a high priority interrupt. A high priority interrupt cannot be
preempted. Each interrupt has an associated interrupt priority bit in an SFR (IP or EIP1) used to configure
its priority level. Low priority is the default. If two interrupts are recognized simultaneously, the interrupt with
the higher priority is serviced first. If both interrupts have the same priority level, a fixed priority order is
used to arbitrate, given in Table 17.1.
17.1.2. Interrupt Latency
Interrupt response time depends on the state of the CPU when the interrupt occurs. Pending interrupts are
sampled and priority decoded each system clock cycle. Therefore, the fastest possible response time is 5
system clock cycles: 1 clock cycle to detect the interrupt and 4 clock cycles to complete the LCALL to the
ISR. If an interrupt is pending when a RETI is executed, a single instruction is executed before an LCALL
is made to service the pending interrupt. Therefore, the maximum response time for an interrupt (when no
other interrupt is currently being serviced or the new interrupt is of greater priority) occurs when the CPU is
performing an RETI instruction followed by a DIV as the next instruction. In this case, the response time is
18 system clock cycles: 1 clock cycle to detect the interrupt, 5 clock cycles to execute the RETI, 8 clock
cycles to complete the DIV instruction and 4 clock cycles to execute the LCALL to the ISR. If the CPU is
executing an ISR for an interrupt with equal or higher priority, the new interrupt will not be serviced until the
current ISR completes, including the RETI and following instruction.
相關(guān)PDF資料
PDF描述
C8051T606TDB CARD DAUGHTER MSOP SOCKET
IDC5020ER102M INDUCTOR POWER 1000UH 0.3A SMD
IDC5020ER101M INDUCTOR POWER 100UH 1.3A SMD
IDC5020ER100M INDUCTOR POWER 10UH 3.9A SMD
PN-F672-E3 ADAPTER 672-FPBGA LATTICEECP3
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
C8051T600-SDB 制造商:Silicon Laboratories Inc 功能描述:Evaluation Board For Mixed Signal OTP EPROM MCU Family 制造商:Silicon Laboratories Inc 功能描述:SOIC SOCKET DAUGHTER BOARD FOR C8051T60X - Boxed Product (Development Kits)
C8051T601 制造商:SILABS 制造商全稱:SILABS 功能描述:Mixed Signal OTP EPROM MCU Family
C8051T601-GM 功能描述:8位微控制器 -MCU 8K OTP 11Pin QFN RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT
C8051T601-GMR 功能描述:8位微控制器 -MCU 8K OTP 11Pin QFN RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT
C8051T601-GS 功能描述:8位微控制器 -MCU 8K OTP 14Pin SOIC RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT