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參數(shù)資料
| 型號(hào)： | C8051T600SDB |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 81/188頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD SOCKET DAUGHTER SOIC |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 模塊/板類型： | SOIC 插座模塊 |
| 適用于相關(guān)產(chǎn)品： | C8051T600DK |
| 其它名稱： | 336-1405 |
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Rev. 1.2
171
C8051T600/1/2/3/4/5/6
The 8-bit offset held in PCA0CPH2 is compared to the upper byte of the 16-bit PCA counter. This offset
value is the number of PCA0L overflows before a reset. Up to 256 PCA clocks may pass before the first
PCA0L overflow occurs, depending on the value of the PCA0L when the update is performed. The total off-
set is then given (in PCA clocks) by Equation 26.4, where PCA0L is the value of the PCA0L register at the
time of the update.
Equation 26.4. Watchdog Timer Offset in PCA Clocks
The WDT reset is generated when PCA0L overflows while there is a match between PCA0CPH2 and
PCA0H. Software may force a WDT reset by writing a 1 to the CCF2 flag (PCA0CN.2) while the WDT is
enabled.
26.4.2. Watchdog Timer Usage
To configure the WDT, perform the following tasks:
1. Disable the WDT by writing a 0 to the WDTE bit.
2. Select the desired PCA clock source (with the CPS2–CPS0 bits).
3. Load PCA0CPL2 with the desired WDT update offset value.
4. Configure the PCA Idle Mode (set CIDL if the WDT should be suspended while the CPU is in Idle
Mode).
5. Enable the WDT by setting the WDTE bit to 1.
6. Reset the WDT timer by writing to PCA0CPH2.
The PCA clock source and Idle Mode select cannot be changed while the WDT is enabled. The Watchdog
Timer is enabled by setting the WDTE or WDLCK bits in the PCA0MD register. When WDLCK is set, the
WDT cannot be disabled until the next system reset. If WDLCK is not set, the WDT is disabled by clearing
the WDTE bit.
The WDT is enabled following any reset. The PCA0 counter clock defaults to the system clock divided by
12, PCA0L defaults to 0x00, and PCA0CPL2 defaults to 0x00. Using Equation 26.4, this results in a WDT
timeout interval of 256 PCA clock cycles, or 3072 system clock cycles. Table 26.3 lists some example tim-
eout intervals for typical system clocks.
Offset
256
PCA0CPL2
256
PCA0L
–
+
=
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| C8051T606TDB | CARD DAUGHTER MSOP SOCKET |
| IDC5020ER102M | INDUCTOR POWER 1000UH 0.3A SMD |
| IDC5020ER101M | INDUCTOR POWER 100UH 1.3A SMD |
| IDC5020ER100M | INDUCTOR POWER 10UH 3.9A SMD |
| PN-F672-E3 | ADAPTER 672-FPBGA LATTICEECP3 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| C8051T600-SDB | 制造商:Silicon Laboratories Inc 功能描述:Evaluation Board For Mixed Signal OTP EPROM MCU Family 制造商:Silicon Laboratories Inc 功能描述:SOIC SOCKET DAUGHTER BOARD FOR C8051T60X - Boxed Product (Development Kits) |
| C8051T601 | 制造商:SILABS 制造商全稱:SILABS 功能描述:Mixed Signal OTP EPROM MCU Family |
| C8051T601-GM | 功能描述:8位微控制器 -MCU 8K OTP 11Pin QFN RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051T601-GMR | 功能描述:8位微控制器 -MCU 8K OTP 11Pin QFN RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
| C8051T601-GS | 功能描述:8位微控制器 -MCU 8K OTP 14Pin SOIC RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT |
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