參數(shù)資料
型號(hào)： CDC2509BPWG4
廠商： Texas Instruments
文件頁數(shù)： 12/14頁
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描述： IC PLL CLOCK DVR 3.3V 24-TSSOP
標(biāo)準(zhǔn)包裝： 60
類型： PLL 時(shí)鐘驅(qū)動(dòng)器
PLL： 帶旁路
輸入： LVTTL
輸出： LVTTL
電路數(shù)： 1
比率 - 輸入:輸出： 1:9
差分 - 輸入:輸出： 無/無
頻率 - 最大： 125MHz
除法器/乘法器： 無/無
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 管件
CDC2509B
3.3V PHASELOCK LOOP CLOCK DRIVER
SCAS613C SEPTEMBER 1998 REVISED DECEMBER 2004
7
POST OFFICE BOX 655303
DALLAS, TEXAS 75265
TYPICAL CHARACTERISTICS
PHASE ADJUSTMENT SLOPE AND PHASE ERROR
vs
LUMPED FEEDBACK CAPACITANCE AT FBIN
0
5
10
15
20
25
30
35
40
45
50
VCC = 3.3 V
fc = 100 MHz
CLY = 30 pF
TA = 25°C
Phase Error Measured
from CLK to Y
CLF Lumped Feedback Capacitance at FBIN pF
20
0
10
20
30
10
Phase
Adjustment
Slope
ps/pF
40
50
40
50
30
100
0
50
100
150
50
200
250
200
250
150
Phase
Error
ps
Phase Error
Phase Adjustment Slope
Figure 3
PHASE ERROR
vs
CLOCK FREQUENCY
300
200
100
Phase
Error
ps
35
45
55
65
75
85
95
105
115
125
0
400
VCC = 3.3 V
CLY = CLF = 30 pF
TA = 25°C
Phase Error Measured
from CLK to FBIN
fc Clock Frequency MHz
Figure 4
NOTES: A. CLY = Lumped capacitive load at Y
B. CLF = Lumped feedback capacitance at FBIN
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PDF描述
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CDC2509C 制造商:TI 制造商全稱:Texas Instruments 功能描述:3.3-V PHASE-LOCK LOOP CLOCK DRIVER
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