AC ’97 SERIAL PORT TIMING Standard test conditions unless otherwise noted: T
參數(shù)資料
型號： CS4205-KQZ
廠商： Cirrus Logic Inc
文件頁數(shù)： 2/81頁
文件大?。?/td> 0K
描述： IC CODEC AC97 I2S 48-LQFP
標(biāo)準(zhǔn)包裝： 250
類型： 音頻編解碼器 '97
數(shù)據(jù)接口： 串行
分辨率（位）： 18，20 b
ADC / DAC 數(shù)量： 1 / 2
三角積分調(diào)變： 是
動態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 90 / 90
電壓 - 電源，模擬： 4.75 V ~ 5.25 V
電壓 - 電源，數(shù)字： 4.75 V ~ 5.25 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-TQFP（9x9）
包裝： 托盤
產(chǎn)品目錄頁面： 754 (CN2011-ZH PDF)
其它名稱： 598-1182
CS4205
10
DS489PP4
AC ’97 SERIAL PORT TIMING Standard test conditions unless otherwise noted: T
ambient = 25° C,
AVdd = 5.0 V, DVdd = 3.3 V; CL = 55 pF load.
Parameter
Symbol
Min
Typ
Max
Unit
RESET Timing
RESET# active low pulse width
Trst_low
1.0
-
s
RESET# inactive to BIT_CLK start-up delay
(XTL mode)
(OSC mode)
(PLL mode)
Trst2clk
-
4.0
2.5
-
s
ms
1st SYNC active to CODEC READY ‘set’
Tsync2crd
-62.5-
s
Vdd stable to RESET# inactive
Tvdd2rst#
100
-
s
Clocks
BIT_CLK frequency
Fclk
-
12.288
-
MHz
BIT_CLK period
Tclk_period
-
81.4
-
ns
BIT_CLK output jitter (depends on XTL_IN source)
-
750
ps
BIT_CLK high pulse width
Tclk_high
36
40.7
45
ns
BIT_CLK low pulse width
Tclk_low
36
40.7
45
ns
SYNC frequency
Fsync
-
48
-
kHz
SYNC period
Tsync_period
-20.8-
s
SYNC high pulse width
Tsync_high
-1.3
-
s
SYNC low pulse width
Tsync_low
-19.5-
s
Data Setup and Hold
Output propagation delay from rising edge of BIT_CLK
Tco
810
12
ns
Input setup time from falling edge of BIT_CLK
Tisetup
10
-
ns
Input hold time from falling edge of BIT_CLK
Tihold
0-
-
ns
Input signal rise time
Tirise
2-6
ns
Input signal fall time
Tifall
2-6
ns
Output signal rise time
(Note 4)
Torise
24
6
ns
Output signal fall time
(Note 4)
Tofall
24
6
ns
Misc. Timing Parameters
End of Slot 2 to BIT_CLK, SDATA_IN low (PR4)
Ts2_pdown
-0.2
1.0
s
SYNC pulse width (PR4) Warm Reset
Tsync_pr4
1.0
-
s
SYNC inactive (PR4) to BIT_CLK start-up delay
Tsync2clk
162.8
285
-
ns
Setup to trailing edge of RESET# (ATE test mode) (Note 4)
Tsetup2rst
15
-
ns
Rising edge of RESET# to Hi-Z delay
(Note 4)
Toff
-
25
ns
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