Test conditions: Inputs: Logic 0 = GND = 0 V, Logic 1 = VL_IF; T
參數(shù)資料
型號(hào)： CS4207-DNZ
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 15/77頁(yè)
文件大?。?/td> 0K
描述： IC CODEC AUD HDPN AMP AUTO 48QFN
標(biāo)準(zhǔn)包裝： 429
類型： 音頻編解碼器
數(shù)據(jù)接口： 串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 3
三角積分調(diào)變： 是
動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 105 / 110
電壓 - 電源，模擬： 2.97 V ~ 5.25 V
電壓 - 電源，數(shù)字： 2.97 V ~ 5.25 V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 48-QFN
供應(yīng)商設(shè)備封裝： 48-QFN-EP（6x6）
包裝： 托盤
其它名稱： 598-1798
22
DS880F4
CS4207
DIGITAL MICROPHONE INTERFACE CHARACTERISTICS
Test conditions: Inputs: Logic 0 = GND = 0 V, Logic 1 = VL_IF; TA = +25 C; CLOAD = 30 pF.
Notes:
12. The output clock frequency will follow the Bit Clock (BITCLK) frequency divided by 8 or 12, depending on
the sample rate of the ADC. Any deviation of the Bit Clock source from the nominal supported rates will be
directly imparted to the output clock rate by the same factor (e.g. +100 ppm offset in the frequency of BIT-
CLK will become a +100 ppm offset in DMIC_SCL). For the nominal value of T_cyc reference HDA024-A
13. Rise and fall times are measured from 0.1 VL_IF to 0.9 VL_IF.
Figure 7. Digital MIC Interface Timing
Parameters
Symbol
Min
Typ
Max
Units
DMIC_SCL Period (FsADC >= 44.1 kHz)
tP
-
8 T_cyc
-
ns
DMIC_SCL Period (FsADC <= 32.0 kHz)
tP
-
12 T_cyc
-
ns
DMIC_SCL Duty Cycle
-
45
-
55
%
DMIC_SCL Rise Time
tr
-
10
ns
DMIC_SCL Fall Time
tf
-
10
ns
DMIC_SDA Setup Time Before DMIC_SCL Rising Edge
ts(SD-CLKR)
40
-
ns
DMIC_SDA Hold Time After DMIC_SCL Rising Edge
th(CLKR-SD)
5-
-
ns
DMIC_SDA Setup Time Before DMIC_SCL Falling Edge
ts(SD-CLKF)
40
-
ns
DMIC_SDA Hold Time After DMIC_SCL Falling Edge
th(CLKF-SD)
6-
-
ns
DMIC_SCL
DMIC_SDA
th(CLKR-SD)
tP
tr
tf
th(CLKF-SD)
ts(SD-CLKR)
ts(SD-CLKF)
Right
(B, DATA2)
Channel Data
Left
(A, DATA1)
Channel Data
Left
(A, DATA1)
Channel Data
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PDF描述
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