參數(shù)資料
型號： CS4265-CNZ
廠商： Cirrus Logic Inc
文件頁數(shù)： 33/46頁
文件大小： 0K
描述： IC CODEC 24BIT 104DB 32QFN
標(biāo)準(zhǔn)包裝： 60
類型： 立體聲音頻
數(shù)據(jù)接口： PCM 音頻接口
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 是
動態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 104 / 104
電壓 - 電源，模擬： 3.13 V ~ 5.25 V
電壓 - 電源，數(shù)字： 3.13 V ~ 5.25 V
工作溫度： -10°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 32-QFN
供應(yīng)商設(shè)備封裝： 32-QFN 裸露焊盤（5x5）
包裝： 托盤
產(chǎn)品目錄頁面： 754 (CN2011-ZH PDF)
配用： 598-1001-ND - BOARD EVAL FOR CS4265 CODEC
其它名稱： 598-1039
DS657F3
39
CS4265
6.4.3
Mute ADC (Bit 2)
Function:
When this bit is set, the serial audio output of the both ADC channels is muted.
6.4.4
ADC High-Pass Filter Freeze (Bit 1)
Function:
When this bit is set, the internal high-pass filter is disabled. The current DC offset value will be frozen and
continue to be subtracted from the conversion result. See “High-Pass Filter and DCOffset Calibration” on
6.4.5
Master / Slave Mode (Bit 0)
Function:
This bit selects either master or slave operation for the serial audio port. Setting this bit selects Master
Mode, while clearing this bit selects Slave Mode.
6.5
MCLK Frequency - Address 05h
6.5.1
Master Clock Dividers (Bits 6:4)
Function:
Sets the frequency of the supplied MCLK signal. See Table 11 for the appropriate settings.
ADC_DIF
Description
Format
Figure
0
Left-Justified, up to 24-bit data (default)
0
1
IS, up to 24-bit data
1
Table 10. ADC Digital Interface Formats
7
65
432
10
Reserved
MCLK
Freq2
MCLK
Freq1
MCLK
Freq0
Reserved
MCLK Divider
MCLK Freq2
MCLK Freq1
MCLK Freq0
÷1
000
÷1.5
001
÷2
010
÷3
011
÷4
100
Reserved
101
Reserved
11
x
Table 11. MCLK Frequency
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PDF描述
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參數(shù)描述
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CS4265-DNZR 功能描述:接口—CODEC IC 24-bit 192kHz Str Cdc w/PGA &Inpt Mux RoHS:否 制造商:Texas Instruments 類型: 分辨率: 轉(zhuǎn)換速率:48 kSPs 接口類型:I2C ADC 數(shù)量:2 DAC 數(shù)量:4 工作電源電壓:1.8 V, 2.1 V, 2.3 V to 5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DSBGA-81 封裝:Reel
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