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參數(shù)資料
| 型號(hào)： | CS8420-DSZ |
| 廠商： | Cirrus Logic Inc |
| 文件頁(yè)數(shù)： | 90/94頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CONV S/R DGTL AUDIO 28-SOIC |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 類型： | 采樣率轉(zhuǎn)換器 |
| 應(yīng)用： | 數(shù)字音頻 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SOIC（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-SOIC |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁(yè)面： | 759 (CN2011-ZH PDF) |
| 其它名稱： | 598-1729 |
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90
DS245F4
CS8420
16.3.4
Jitter Tolerance
Shown in Figure 43 is the Receiver Jitter Tolerance template as illustrated in the AES3 and IEC60958-4
specification. CS8420 parts used with the appropriate external PLL component values (as noted in
Table 19) have been tested to pass this template.
16.3.5
Jitter Attenuation
Shown in Figure 44 and Figure 45 are jitter attenuation plots for the various revisions of the CS8420 when
used with the appropriate external PLL component values (as noted in Table 19). The AES3 and
IEC60958-4 specifications do not have allowances for locking to sample rates less than 32 kHz or for lock-
ing to the ILRCK input. These specifications state a maximum of 2 dB jitter gain or peaking.
Figure 43. Jitter Tolerance Template
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1
10
0
10
1
10
2
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5
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10
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Jitter Frequency (Hz)
Jitter
Attenuation
(dB)
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1
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10
1
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2
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3
10
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5
25
20
15
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5
0
5
Jitter Frequency (Hz)
Jitter
Attenuation
(dB)
Figure 44. Revision D Jitter Attenuation
Figure 45. Revision D1 Jitter Attenuation
相關(guān)PDF資料 |
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參數(shù)描述 |
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