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參數(shù)資料
| 型號： | CY28508OXCT |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 13/13頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK SSCG 3DIFF PAIR 28SSOP |
| 標準包裝： | 1,000 |
| 類型： | * |
| PLL： | 是 |
| 輸入： | 晶體 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:4 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 333.3MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | * |
| 封裝/外殼： | * |
| 供應(yīng)商設(shè)備封裝： | * |
| 包裝： | * |
CY28508
........................ Document #: 38-07534 Rev. *F Page 9 of 13
CPU_STOP# Deassertion
The deassertion of the CPU_STOP# signal will cause all
CPUT/C outputs that were stopped to resume normal
operation in a synchronous manner. Synchronous manner
meaning that no short or stretched clock pulses will be
produces when the clock resumes. The maximum latency
from the deassertion to active outputs is no more than two
CPUC clock cycles.
CPU_STOP#
CPUT
CPUC
(internal)
CPUT
CPUC
Figure 5. CPU_STOP# Assertion Waveform
CPU_STOP#
CPUT
CPUC
CPUT
CPUC
(internal)
Figure 6. CPU_STOP# Deassertion Waveform
相關(guān)PDF資料 |
PDF描述 |
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| VI-JTF-MZ-F2 | CONVERTER MOD DC/DC 72V 25W |
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| VI-JT4-MZ-F3 | CONVERTER MOD DC/DC 48V 25W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| CY28512ZC-2T | 制造商:Cypress Semiconductor 功能描述: |
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