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參數(shù)資料
| 型號(hào)： | CY7C43686AV-15AC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類(lèi)： | FIFO |
| 英文描述： | 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO |
| 中文描述： | 16K X 36 BI-DIRECTIONAL FIFO, 10 ns, PQFP128 |
| 封裝： | 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-128 |
| 文件頁(yè)數(shù)： | 30/40頁(yè) |
| 文件大小： | 644K |
| 代理商： | CY7C43686AV-15AC |
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CY7C43646AV
CY7C43666AV
CY7C43686AV
Document #: 38-06026 Rev. *C
Page 30 of 40
Notes:
48. If Port B size is word or byte, t
is referenced to the rising CLKB edge that reads the last word or byte Write of the long word, respectively.
49. t
is the minimum time between a rising CLKB edge and a rising CLKA edge for IRA to transition HIGH in the next CLKA cycle. If the time between the
rising CLKB edge and rising CLKA edge is less than t
SKEW1
, then IRA may transition HIGH one CLKA cycle later than shown.
Switching Waveforms
(continued)
t
CLKH
t
CLKL
t
EN
t
ENH
t
A
LOW
HIGH
FIFO1 Full
LOW
HIGH
t
EN
t
ENH
t
WFF
t
WFF
t
CLKH
t
CLKL
t
CLK
t
CLK
t
SKEW1
[49]
t
DH
t
DS
t
ENH
t
ENS
Previous Word in FIFO1
Output Register
Next Word From FIFO1
To FIFO1
CLKB
CSB
MBB
RENB
EFB/ORB
B
0
–
17
CLKA
FFA/IRA
CSA
W/RA
MBA
ENA
A
0
–
35
IRA Flag Timing and First Available Write when FIFO1 is Full (FWFT Mode)
[48]
LOW
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C43686AV-7AC | 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO |
| CY7C43686AV-10AI | 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO |
| CY7C43686AV-10AC | 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO |
| CY7M194-10DC | x4 SRAM Module |
| CY7M194-12DC | x4 SRAM Module |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY7C43686AV-7AC | 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Triple Depth/Width Tri-Bus 16K x 36/16K x 18 x 2 128-Pin TQFP |
| CY7C439-40DMB | 制造商:Cypress Semiconductor 功能描述: |
| CY7C441-14JC | 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Dual Width Uni-Dir 512 x 9 32-Pin PLCC |
| CY7C441-30JC | 制造商:Cypress Semiconductor 功能描述:FIFO, 512 x 9, Synchronous, 32 Pin, Plastic, PLCC |
| CY7C441-30JI | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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