參數(shù)資料
型號: CY8C22113-24SI
廠商: CYPRESS SEMICONDUCTOR CORP
元件分類: 外設(shè)及接口
英文描述: PSoC Mixed Signal Array
中文描述: MULTIFUNCTION PERIPHERAL, PDSO8
封裝: 0.150 INCH, MS-012, SOIC-8
文件頁數(shù): 206/304頁
文件大?。?/td> 2956K
代理商: CY8C22113-24SI
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17. Digital Blocks
CY8C22xxx Preliminary Data Sheet
206
Document No. 38-12009 Rev. *D
December 22, 2003
17.3.2
Counter Timing
Enable/Disable Operation.
See
Operation (
“Timer Function” on page 192
).
Timer
Enable/Disable
Terminal Count/Compare Operation.
See Timer Terminal
Count/Compare Operation (
“Timer Function” on page 192
).
Multi-Block Operation.
See Timer Multi-Block Terminal
Count/Compare Operation (
“Timer Function” on page 192
).
Gate (Enable) Operation.
The data input controls the
counter enable. The transition on this enable must have at
least one 24 MHz cycle of setup time to the block clock. This
will be ensured if internal or synchronized external inputs
are used. For external unsynchronized signals, the user is
responsible for this setup time.
As shown in
Figure 17-7
, when the data input is negated
(counting is disabled) and the count is 00h, the TC output
stays low until the clock following the assertion of the data
input. When the block is disabled, the clock is immediately
gated low. All internal state is reset, except for DR0, DR1,
and DR2, which are unaffected.
Figure 17-7. Counter Terminal Count Timing with Gate
Disable
17.3.3
Dead Band Timing
Enable/Disable Operation.
Initially both outputs are low.
There are no critical timing requirements for enabling the
block because dead band processing does not start until the
first incoming positive or negative reference edge. In typical
operation, it is recommended that the dead band block be
enabled first, then the PWM generator block.
When the block is disabled, the clock is immediately gated
low. All outputs are gated low, including the interrupt output.
All internal state is reset to its configuration specific reset
state, except for DR0, DR1, and DR2, which are unaffected.
Normal Operation.
Figure 17-8
shows typical dead band
timing. The incoming reference edge can occur up to one 24
MHz system clock before the edge of the block clock. On
the edge of the block clock, the currently asserted output is
negated and the dead band counter is enabled. After Period
+ 1 clocks, the phase associated with the current state of the
PWM reference is asserted (Reference High = Phase 1,
Reference Low = Phase 2). The minimum dead time occurs
with a period value of 00h, and that dead time is one clock
cycle.
Figure 17-8. Basic Dead Band Timing
CLK
DATA (GATE)
COUNT
TC
N-1
N
1
2
0
CLOCK
PWM REFERENCE
PHI2 (Auxiliary Output)
Dead Time
PHI1 (Primary Output)
Dead time in clocks is
the Period + 1.
A PWM Reference edge
running on the same
clock occurs here.
A Bit Bang clock can occur
anywhere up to one 24
MHz clock before the next
block clock edge.
A high on the reference
asserts PH1, a low PHI2.
COUNT
P-1
P-2
1
0
P
P
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PDF描述
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CY8C22213-24PVI 功能描述:IC MCU 2K FLASH 256B 20-SSOP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微控制器, 系列:PSOC®1 CY8C22xxx 標(biāo)準(zhǔn)包裝:60 系列:BlueStreak ; LH7 核心處理器:ARM7 芯體尺寸:32-位 速度:84MHz 連通性:EBI/EMI,SPI,SSI,SSP,UART/USART 外圍設(shè)備:欠壓檢測/復(fù)位,DMA,LCD,POR,PWM,WDT 輸入/輸出數(shù):76 程序存儲(chǔ)器容量:- 程序存儲(chǔ)器類型:ROMless EEPROM 大小:- RAM 容量:32K x 8 電壓 - 電源 (Vcc/Vdd):1.7 V ~ 3.6 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:144-LQFP 包裝:托盤