Verilog HDL門(mén)時(shí)延
Verilog HDL實(shí)例數(shù)組
Verilog HDL簡(jiǎn)單示例
Verilog HDL 2-4解碼器舉例
Verilog HDL 連接運(yùn)算符
Verilog HDL條件語(yǔ)句
Verilog HDL 結(jié)構(gòu)建模--模塊端口
Verilog HDL 結(jié)構(gòu)建模實(shí)例化語(yǔ)句
Verilog HDL 數(shù)據(jù)流建模 --連續(xù)賦值語(yǔ)句
Verilog HDL 數(shù)據(jù)流建模--*-阻塞賦值語(yǔ)句
Verilog HDL行為建模--- 過(guò)程賦值語(yǔ)句
Verilog HDL行為建模具體實(shí)例
verilog HDL 結(jié)構(gòu)化建模具體實(shí)例
精簡(jiǎn)的FPGA編程方法
中芯與Magma合作ASIC設(shè)計(jì)項(xiàng)目
Xilinx：為FPGA更光明的未來(lái)作準(zhǔn)備
FAST電路
用FPGA實(shí)現(xiàn)非標(biāo)碼速向標(biāo)準(zhǔn)碼速的調(diào)整
容錯(cuò)系統(tǒng)中的自校驗(yàn)技術(shù)及實(shí)現(xiàn)方法
從FPGA轉(zhuǎn)換到門(mén)陣列
FPGA設(shè)計(jì)中關(guān)鍵問(wèn)題的研究
VGA圖像控制器的CPLD/FPGA設(shè)計(jì)與實(shí)現(xiàn)
低電壓PLD/FPGA的供電設(shè)計(jì)
用XC9500 CPLD和并行PROM配置Xilinx FPGA
Verilog HDL 建模概述
Verilog HDL 主要功能list
Verilog HDL時(shí)延
Verilog HDL 基本語(yǔ)法--標(biāo)識(shí)符
Verilog HDL 中有兩種注釋的方式
Verilog HDL數(shù)字值集合
Verilog HDL數(shù)據(jù)類(lèi)型
Verilog HDL算術(shù)運(yùn)算符
Verilog HDL邏輯運(yùn)算符
FPGA正進(jìn)一步蠶食ASIC和ASSP的應(yīng)用市場(chǎng)
ASIC設(shè)計(jì)工具簡(jiǎn)單介紹
采用結(jié)構(gòu)化ASIC設(shè)計(jì)方法來(lái)構(gòu)建復(fù)雜的ASIC(一)
數(shù)字電路設(shè)計(jì)EDA工具
模擬/數(shù).?；旌闲盘?hào)電路設(shè)計(jì)EDA工具
Hard/Soft協(xié)調(diào)設(shè)計(jì)EDA工具
LSI Layout設(shè)計(jì)EDA工具
PLD/FPGA 結(jié)構(gòu)與原理初步（一）
測(cè)試設(shè)計(jì)EDA工具
印刷電路版設(shè)計(jì)的EDA工具
AC/DC設(shè)計(jì)、工藝模擬、器件模擬的EDA工具
ASIC設(shè)計(jì)流程
平臺(tái)ASIC架構(gòu)突破傳統(tǒng)ASIC設(shè)計(jì)局限性
采用結(jié)構(gòu)化ASIC設(shè)計(jì)方法來(lái)構(gòu)建復(fù)雜的ASIC(二)
PLD/FPGA 結(jié)構(gòu)與原理初步
FPGA設(shè)計(jì)流程
.離心噴淋式化學(xué)清洗拋光硅片
買(mǎi)賣(mài)網(wǎng)電子技術(shù)資料、開(kāi)發(fā)技術(shù)
由北京輝創(chuàng)互動(dòng)信息技術(shù)有限公司獨(dú)家運(yùn)營(yíng)
粵ICP備14064281號(hào) 客服群：4031849 交流群：4031839 商務(wù)合作：QQ 775851086