參數(shù)資料
型號(hào)： DP84422N
英文描述： DRAM Controller
中文描述： DRAM控制器
文件頁(yè)數(shù)： 31/46頁(yè)
文件大?。?/td> 644K
代理商： DP84422N
11.0 AC Timing Parameters
(Continued)
Y
Symbol
Description
DP8440/41-40
40 MHz Devices
DP8440/41-25
25 MHz Devices
Min
Max
Min
Max
COMMON PARAMETER
300
t
SADSCK
ADS Asserted Setup to CLK High
10
12
301
t
SCSCK
CS Asserted Setup to CLK High
10
12
302a
t
SADDCK
Row, Column and Bank Address Valid Setup to CLK High
0
0
302b
t
SADDCKP
Row and Bank Address Setup to CLK High in Page Mode Access
18
18
303
t
SCSADS
CS Asserted Setup to ADS Negated
6
7
304
t
WADS
ADS Pulse Width (Asserted)
6
6
305
t
PCKRASL
CLK High to RAS Asserted
17
19
306
t
PCKRASH
CLK High to RAS Negated
18
20
307a
t
PRASCAS0
RAS Asserted to CAS Asserted (t
RAH
e
10 ns)
20
20
307b
t
PRASCAS1
RAS Asserted to CAS Asserted (t
RAH
e
15 ns)
25
25
308a
t
PCKCAS0
CLK High to Delay CAS Asserted (t
RAH
e
10 ns)
60
60
308b
t
PCKCAS1
CLK High to Delay CAS Asserted (t
RAH
e
15 ns)
65
65
309a
t
RAH0
Row Address Hold Time (t
RAH
e
10 ns)
10
10
309b
t
RAH1
Row Address Hold Time (t
RAH
e
15 ns)
15
15
310a
t
PCKCV0
CLK High to Column Address Valid (t
RAH
e
10 ns)
52
52
310b
t
PCKCV1
CLK High to Column Address Valid (t
RAH
e
15 ns)
57
57
311
t
ASC
Column Address Setup Time (t
ASC
e
0 ns)
0
0
312
t
PECSCASL
ECAS Asserted to CAS Asserted
14
16
313
t
PECSCASH
ECAS Negated to CAS Negated
14
16
314
t
PAQ
Row, Column and Bank Address to Q Valid
17
18
315
t
PWINWE
WIN to WE Out
14
16
316
t
PCKDTL
CLK High to DATCK Asserted
15
17
317
t
PCKDTH
CLK High to DTACK Negated
15
17
318
t
PCKLDTL
CLK Low to DATCK Asserted
16
18
319
t
PCKLDTH
CLK Low to DTACK Negated
16
18
320
t
PCKNADL
CLK High to NADTACK Asserted
15
17
321
t
PCKNADH
CLK High to NADTACK Negated
15
17
322
t
PCKLNADL
CLK Low to NADTACK Asserted
15
17
323
t
PCKLNADH
CLK Low to NADTACK Negated
15
17
324a
t
PRASCV0
RAS Asserted to Column Address Valid (t
RAH
e
10 ns)
38
38
324b
t
PRASCV1
RAS Asserted to Column Address Valid (t
RAH
e
15 ns)
43
43
325
t
HCSCK
CS Asserted Hold from CLK High
3
4
31
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