參數(shù)資料
型號： DS26324DK
廠商： Maxim Integrated Products
文件頁數(shù)： 102/120頁
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描述： KIT DESIGN FOR G549DS26324
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 1
主要目的： 電信，線路接口單元（LIU）
已用 IC / 零件： G549DS26324
已供物品： 板，線纜，電源
DS26324 3.3V, 16-Channel, E1/T1/J1 Short-Haul Line Interface Unit
82 of 120
Register Name:
CCR
Register Description:
Clock Control
Register Address:
15h
Bit #
7
6
5
4
3
2
1
0
Name
PCLKS2
PCLKS1
PCLKS0
TECLKS
CLKA3
CLKA2
CLKA1
CLKA0
Default
0
Bits 7 to 5: PLL Clock Select (PCLKS[2:0]). These bits determine the RCLK that is to be used as the input to the
PLL. If an LOS is detect for the channel that RCLK is recovered from, the PLL will switch to MCLK until the LOS is
cleared. When the LOS is cleared RCLK will be used again. See Table 6-20 for RCLK selection. MC.PCLKI[1:0]
must be set to ‘01’ or ‘10’ in order for these settings to take effect.
Table 6-20. PLL Clock Select
PCLKS[2:0]
PLL CLOCK
SELECTED
MC.PCLKI[1:0]=01
PLL CLOCK
SELECTED
MC.PCLKI[1:0]=10
000
RCLK1
RCLK9
001
RCLK2
RCLK10
010
RCLK3
RCLK11
011
RCLK4
RCLK12
100
RCLK5
RCLK13
101
RCLK6
RCLK14
110
RCLK7
RCLK15
111
RCLK8
RCLK16
Bit 4: T1/E1 Clock Select (TECLKS). When this bit is set the T1/E1 clock output is 2.048MHz. When this bit is
reset the T1/E1 clock rate is 1.544MHz
Bits 3 to 0: Clock A Select (CLKA[3:0]). These bits select the output frequency for CLKA pin. See Table 6-21 for
available frequencies. For best jitter performance, select MCLK as the source for CLKA and input a 2.048MHz
MCLK.
Table 6-21. Clock A Select
CLKA[3:0]
CLKA (Hz)
0000
2.048M
0001
4.096M
0010
8.192M
0011
16.384M
0100
1.544M
0101
3.088M
0110
6.176M
0111
12.352M
1000
1.536M
1001
3.072M
1010
6.144M
1011
12.288M
1100
32k
1101
64k
1110
128k
1111
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