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參數(shù)資料
| 型號： | DS26401DK |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 278/309頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DESIGN FOR DS26401 |
| 產(chǎn)品培訓(xùn)模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 設(shè)計資源： | DS26401DK Gerber Files |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 電信，調(diào)幀器 |
| 已用 IC / 零件： | DS26401 |
| 已供物品： | 板，子卡，CD |
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DS26401 Octal T1/E1/J1 Framer
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8.11 T1 Receive Signaling Operation
There are two methods to access receive-signaling data: through processor-based (i.e., software-based) signaling
or hardware-based signaling. Processor-based refers to access through the receive-signaling registers, RS1–RS12.
Hardware-based refers to the RSIG pin. Both methods can be used simultaneously.
8.11.1 Processor-Based Signaling
The robbed-bit signalingis sampled in the receive data stream and copied into the receive-signaling registers, RS1
through RS12. The signaling information in these registers is always updated on multiframe boundaries. This
function is always enabled.
8.11.2 Change of State
To avoid constant monitoring of the receive-signaling registers, the DS26401 can be programmed to alert the host
when any specific channel or channels undergo a change of their signaling state. For T1, RSCSE1 through
RSCSE3 are used to select which channels can cause a change-of-state indication. The change of state is
indicated in latched status register 4 (RLS4.3). If signaling integration is enabled, the new signaling state must be
constant for three multiframes before a change-of-state indication is indicated. The user can enable the INT pin to
toggle low upon detection of a change in signaling by setting the interrupt mask bit RIM4.3. The signaling integration
mode is global and cannot be enabled on a channel-by-channel basis.
The user can identify which channels have undergone a signaling change of state by reading the receive-signaling
status (RSS1–RSS3) registers. The information from these registers tells the user which RSx register to read for
the new signaling data. All changes are indicated in the RSS1–RSS3 registers regardless of the RSCSE1–RSCSE3
registers.
8.11.3 Hardware-Based Receive Signaling
In hardware-based signaling, the signaling data can be obtained from the RSER pin or the RSIG pin. RSIG is a
signaling-PCM stream output on a channel-by-channel basis from the signaling buffer. The T1 robbed-bit signaling
data is still present in the original data stream at RSER. The signaling buffer provides signaling data to the RSIG pin
and also allows signaling data to be reinserted into the original data stream in a different alignment that is
determined by a multiframe signal from the RSYNC pin. In this mode, the receive-elastic store can be enabled or
disabled. If the receive-elastic store is enabled, then the backplane clock (RSYSCLK) can be either 1.544MHz or
2.048MHz. If IBO mode is enabled, then RSYSCLK can also be 4.096MHz, 8.192MHz, or 16.384MHz. In the ESF-
framing mode, the ABCD signaling bits are output on RSIG in the lower nibble of each channel. The RSIG data is
updated once a multiframe (3ms) unless a freeze is in effect. In the D4 framing mode, the AB signaling bits are
output twice on RSIG in the lower nibble of each channel. Hence, bits 5 and 6 contain the same data as bits 7 and
8, respectively, in each channel. The RSIG data is updated once a multiframe (1.5ms) unless a freeze is in effect.
8.11.4 Signaling Debounce
When signaling integration is enabled, the signaling data at RSIG is automatically debounced. Signaling must be
constant for three multiframes before being updated at RSIG. Signaling debounce is enabled on a global basis.
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| DS26401NA2+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC Octal T1/E1/J1 Framer RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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