參數(shù)資料
型號： DS3154N+
廠商： Maxim Integrated Products
文件頁數(shù)： 2/61頁
文件大小： 0K
描述： IC LIU DS3/E3/STS-1 QD 144CSBGA
產(chǎn)品培訓模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標準包裝： 160
類型： 線路接口裝置（LIU）
驅動器/接收器數(shù)： 4/4
規(guī)程： IEEE 1149.1
電源電壓： 3.135 V ~ 3.465 V
安裝類型： 表面貼裝
封裝/外殼： 144-BGA，CSPBGA
供應商設備封裝： 144-TECSBGA（13x13）
包裝： 管件
DS3151/DS3152/DS3153/DS3154 Single/Dual/Triple/Quad DS3/E3/STS-1 LIUs
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4. PIN DESCRIPTIONS
Table 4-A. Active I/O Pins—Hardware and CPU Bus Modes
NAME
TYPE
FUNCTION
HARDWARE
MODE
CPU BUS
MODE
TRANSMITTER
TCLKn
I
Transmitter Clock
Active
TPOSn/TDATn
I
Transmitter Positive AMI/Transmitter Data
Active
TNEGn
I
Transmitter Negative AMI
Active
TXPn, TXNn
O
Transmitter Analog Outputs
Active
TTSn
I
Transmitter Tri-State Enable
Active
TDMn
O
Transmitter Driver Monitor Output
Active
TDSAn, TDSBn
I
Transmitter Data Select
Active
TLBOn
I
Transmitter Line Build-Out Enable
Active
TJAn
I
Transmitter Jitter Attenuator Enable
Active
RECEIVER
RXPn, RXNn
I
Receiver Analog Inputs
Active
RCLKn
O
Receiver Clock
Active
RPOSn/RDATn
O
Receiver Positive AMI/Receiver Data
Active
RNEGn/RLCVn
O
Receiver Negative AMI/Line-Code Violation
Active
RTSn
I
Receiver Tri-State Enable
Active
RLOSn
O
Receiver LOS Output
Active
RMONn
I
Receiver Monitor Enable
Active
RJAn
I
Receiver Jitter Attenuator Enable
Active
GLOBAL
HIZ
I
High-Z Enable
Active
RST
I
Reset Enable
Active
HW
I
Hardwired Mode Enable
Active
T3MCLK
I
T3 Master Clock (44.736MHz ±20ppm)
Active
E3MCLK
I
E3 Master Clock (34.368MHz ±20ppm)
Active
STMCLK
I
STS-1 Master Clock (51.840MHz ±20ppm)
Active
PRBSn
O
PRBS Detector Output
Active
LLBn, RLBn
I
Local Loopback, Remote Loopback Select
Active
E3Mn, STSn
I
E3 Mode Enable, STS-1 Mode Enable
Active
RBIN
I
Receiver Binary Interface Enable
Active
TBIN
I
Transmitter Binary Interface Enable
Active
RCINV
I
Receiver Clock Invert
Active
TCINV
I
Transmitter Clock Invert
Active
MOT
I
Motorola CPU Bus Enable
Active
ALE
I
Address Latch Enable
Active
CS
I
Chip Select
Active
WR / R/W
I
Write Enable / Read/Write Select
Active
RD/DS
I
Read Enable/Data Strobe
Active
A[5:0]
I
Address Bus
Active
D[7:0]
I/O
Data Bus
Active
INT
O
Interrupt Output
Active
Note: In CPU bus mode, status/control pins are replaced by register bits. See Register Map in Section 5. For pin names of the form PINn,
n = LIU# = 1, 2, 3, or 4. PIN1 is on LIU 1, PIN2 is on LIU 2, etc.
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PDF描述
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參數(shù)描述
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