參數(shù)資料
型號(hào)： DSP56321VL220
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 19/84頁(yè)
文件大小： 0K
描述： IC DSP 24BIT 220MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 126
系列： DSP56K/Symphony
類型： 定點(diǎn)
接口： 主機(jī)接口，SSI，SCI
時(shí)鐘速率： 220MHz
非易失內(nèi)存： ROM（576 B）
芯片上RAM： 576kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.60V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 196-FBGA
供應(yīng)商設(shè)備封裝： 196-MAPBGA（15x15）
包裝： 托盤
DSP56321 Technical Data, Rev. 11
2-6
Freescale Semiconductor
Specifications
2.4.4
Reset, Stop, Mode Select, and Interrupt Timing
Notes:
1.
Refer to the
DSP56321 User’s Manual for a detailed description of register reset values.
2.
The total multiplication factor (MF) includes both integer and fractional parts (that is, MF = MFI + MFN/MFD).
3.
The numerator (MFN) should be less than the denominator (MFD).
4.
DPLL lock procedure duration is specified for the case when an external clock source is supplied to the EXTAL pin.
5.
Frequency-only Lock Mode or non-integer MF, after partial reset.
6.
Frequency and Phase Lock Mode, integer MF, after full reset.
Table 2-7.
Reset, Stop, Mode Select, and Interrupt Timing5
No.
Characteristics
Expression
200 MHz
220 MHz
240 MHz
275 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
8
Delay from RESET assertion to all
pins at reset value
3
——
26
—
26
—
26
—
26
ns
9
Required RESET duration4
Power on, external clock
generator, DPLL disabled
Power on, external clock
generator, DPLL enabled
Power on, internal oscillator
During STOP, XTAL disabled
During STOP, XTAL enabled
During normal operation
50
× ETC
1000
× ET
C
75000
× ETC
75000
× ET
C
2.5
× TC
2.5
× TC
250.0
5.0
0.375
12.5
17
—
227.5
4.55
0.341
11.38
16
—
208.5
4.17
0.313
10.43
15
—
182.0
3.64
0.273
9.1
—
ns
s
ms
ns
10 Delay from asynchronous RESET
deassertion to first external address
output (internal reset deassertion)
Minimum
Maximum
3.25
× T
C + 2.0
18.25
—
180
16.77
—
163
15.55
—
150
13.82
—
140
ns
13 Mode select setup time
30.0
—
30.0
—
30.0
—
30.0
—
ns
14 Mode select hold time
0.0
—
0.0
—
0.0
—
0.0
—
ns
15 Minimum edge-triggered interrupt
request assertion width
4.0
—
4.0
—
4.0
—
4.0
—
ns
16 Minimum edge-triggered interrupt
request deassertion width
4.0
—
4.0
—
4.0
—
4.0
—
ns
17 Delay from IRQA, IRQB, IRQC, IRQD,
NMI assertion to external memory
access address out valid
Caused by first interrupt instruction
fetch
Caused by first interrupt instruction
execution
4.25
× TC + 2.0
7.25
× TC + 2.0
23.25
38.25
—
21.24
34.99
—
19.72
32.23
—
17.45
28.36
—
ns
18 Delay from IRQA, IRQB, IRQC, IRQD,
NMI assertion to general-purpose
transfer output valid caused by first
interrupt instruction execution
8.9
× T
C
44.5
—
40.45
—
37.0
—
32.37
—
ns
19 Delay from address output valid
caused by first interrupt instruction
execute to interrupt request
deassertion for level sensitive fast
interrupts
1, 6, 7
(WS + 3.75)
× TC –
10.94
—
Note 7
—
Note 7
—
Note 7
—
Note 7
ns
Table 2-6.
CLKGEN and DPLL Characteristics (Continued)
Characteristics
Symbol
200 MHz
220 MHz
240 MHz
275 MHz
Unit
Min
Max
Min
Max
Min
Max
Min
Max
相關(guān)PDF資料
PDF描述
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
DSP56321VL240 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC 24 BIT DSP PBFREE RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
DSP56321VL275 功能描述:數(shù)字信號(hào)處理器和控制器 - DSP, DSC 24 BIT DSP PBFREE RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時(shí)鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時(shí)器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
DSP56321VL275 制造商:Freescale Semiconductor 功能描述:Digital Signal Processor (DSP) IC
DSP56362 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:24-Bit Audio Digital Signal Processor
DSP56362AD 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:24-Bit Audio Digital Signal Processor
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